集成式组合件和形成集成式组合件的方法技术

本申请涉及集成式组合件和形成集成式组合件的方法。一些实施例包含具有第一存储器区、从所述第一存储器区偏移的第二存储器区和在所述第一和第二存储器区之间的中间区的集成式组合件。沟道材料柱布置在所述第一和第二存储器区内。导电柱布置在所述中间区内。面板跨所述第一存储器区、所述中间区和所述第二存储器区延伸。所述面板在第一存储器块区和第二存储器块区之间。掺杂半导体材料在所述第一存储器区、所述第二存储器区和所述中间区内，且紧邻所述面板。所述掺杂半导体材料是所述第一和第二存储器区内的导电源极结构的至少部分。绝缘环环绕所述导电柱的下部区且在所述导电柱和所述掺杂半导体材料之间。一些实施例包含形成集成式组合件的方法。形成集成式组合件的方法。形成集成式组合件的方法。

Integrated assembly and method of forming integrated assembly

【技术实现步骤摘要】
集成式组合件和形成集成式组合件的方法


[0001]本专利技术涉及形成集成式组合件(例如，集成式存储器装置)的方法和集成式组合件。

技术介绍

[0002]存储器提供用于电子系统的数据存储装置。快闪存储器是一种类型存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
[0003]NAND可以是快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。
[0004]在具体地描述NAND之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1示出包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号的字线WL0到WLm)；和第一数据线1006(例如，用以传导信号的位线BL0到BLn)。存取线1004和第一数据线1006可用于传送来往于存储器单元1003的信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定将存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或要写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，并且使用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应以选择第一数据线1006和第二数据线1013上的信号，所述信号可表示有待从存储器单元1003读取或有要编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间在存储器阵列1002与I/O电路1017之间实现通信。
[0005]图1的存储器阵列1002可以是NAND存储器阵列，且图2示出可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z
‑
Z')上，每串电荷存储装置可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二排(例如，排0到排31)中的一排。相应串的电荷存储装置可共享共同沟道区，例如形成在相应半导体材料(例如多晶硅)柱中的共同沟道区，电荷存储装置串围绕所述半导体材料柱形成。在第二方向(X
‑
X')上，多串中的每个第一群组，例
如十六个第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也被称为字线WL)的八串。存取线中的每一者可耦合层内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同层)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y
‑
Y')上，多串中的每个第二群组，例如八个第二群组可包括由八个数据线中的对应数据线耦合的十六串。存储器块的大小可包括1,024页且共约16MB(例如，16WL
×
32排
×
2位＝1,024页/块，块大小＝1,024页
×
16KB/页＝16MB)。串、层、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所示出的那些数目更大或更小。
[0006]图3示出在X
‑
X'方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，所述存储器块300包含关于图2描述的十六个第一群组的串中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列
I
、拼片列
j
和拼片列
K
，其中每个子集(例如，拼片列)包括存储器块300的“部分块”(子块)。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应子集(例如，拼片列)。子SGD驱动器332、334、336中的每个子SGD驱动器可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，拼片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，拼片列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如，拼片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多串中的每一串的相应排的电荷存储装置。每个全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314和316中的对应子串驱动器耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每个子串驱动器可独立于其它部分块和/或其它排的电荷存储装置而同时耦合或切断对应于相应部分块和/或排的电荷存储装置。对应于相应子集(例如，部分块)和相应排的电荷存储装置可包括“部分排”(例如，单个“拼片”)的电荷存储装置。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“拼片源”)中的对应子源，其中每一子源耦合到相应电源。
[0007]替代地，参考图4的示意性图示描述NAND存储器装置200。
[0008]存储器阵列200包含字线2021到202
N
，以及位线2281到228
M
。
[0009]存储器阵列200还包含NAND串2061到206
M
。每一NAND串包含电荷存储晶体管2081到208
N
。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)存储电荷，或可使用电荷俘获材料(例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成式组合件，其包括：存储器区和与所述存储器区相邻的另一区；布置在所述存储器区内的沟道材料柱和布置在所述另一区内的导电柱；源极结构，其耦合到所述沟道材料柱的下部区；面板，其跨所述存储器区和所述另一区延伸，并隔开第一存储器块区与第二存储器块区；掺杂半导体材料，其在所述存储器区和所述另一区内紧邻所述面板；所述掺杂半导体材料是所述存储器区内的所述源极结构的至少部分；以及衬里，其横向环绕所述导电柱的下部区；所述衬里在所述导电柱和所述掺杂半导体材料之间，且直接接触所述掺杂半导体材料。2.根据权利要求1所述的集成式组合件，其中所述衬里的最上表面与所述源极结构的最上表面共同延伸。3.根据权利要求1所述的集成式组合件，其中所述导电柱中的至少一些与在所述导电柱中的所述至少一些下的逻辑电路系统耦合。4.根据权利要求3所述的集成式组合件，其包括在所述沟道材料柱上方且与所述沟道材料柱电耦合的位线；并且其中所述位线耦合到所述导电柱，且通过所述导电柱耦合到所述逻辑电路系统。5.根据权利要求4所述的集成式组合件，其中所述逻辑电路系统包含感测放大器电路系统。6.根据权利要求1所述的集成式组合件，其中所述掺杂半导体材料包括硅。7.根据权利要求1所述的集成式组合件，其中所述衬里包括掺杂氧化硅。8.根据权利要求1所述的集成式组合件，其中所述衬里包括碳掺杂氧化硅。9.根据权利要求8所述的集成式组合件，其中碳的存在浓度在约10
15
个原子/立方厘米到约10
25
个原子/立方厘米的范围内。10.根据权利要求1所述的集成式组合件，其中所述衬里包括掺杂氮化硅。11.根据权利要求1所述的集成式组合件，其中所述衬里包括碳掺杂氮化硅。12.根据权利要求11所述的集成式组合件，其中碳的存在浓度在约10
15
个原子/立方厘米到约10
25
个原子/立方厘米的范围内。13.根据权利要求1所述的集成式组合件，其中所述衬里包括SiON，其中所述化学式指示主要成分而不是具体的化学计量。14.根据权利要求13所述的集成式组合件，其中硅和氧的存在浓度在约20at％到约70at％范围内。15.根据权利要求13所述的集成式组合件，其中氮的存在浓度在约0.01at％到约35at％范围内。16.根据权利要求13所述的集成式组合件，其中氮的存在浓度在约10
15
个原子/立方厘米到约10
25
个原子/立方厘米的范围内。17.根据权利要求1所述的集成式组合件，其中所述衬里基本上由碳组成。18.根据权利要求17所述的集成式组合件，其中所述碳基本上完全处于非晶相。19.根据权利要求1所述的集成式组合件，其包括在所述存储器区和所述另一区上方的
竖直堆叠式导电层级；并且其中所述沟道材料柱和所述柱延伸穿过所述竖直堆叠式导电层级。20.根据权利要求19所述的集成式组合件，其中所述竖直堆叠式导电层级中的上部导电层级是存储器单元层级，并且其中所述竖直堆叠式导电层级中的下部导电层级是选择装置层级。21.根据权利要求1所述的集成式组合件，其中所述衬里中的每一个是外环且横向环绕包括半导体材料的内环。22.根据权利要求21所述的集成式组合件，其中所述半导体材料由硅组成。23.一种集成式组合件，其包括：第一存储器区、从所述第一存储器区偏移的第二存储器区和在所述第一和第二存储器区之间的中间区；第一沟道材料柱，其布置在所述第一存储器区内；第二沟道材料柱，其布置在所述第二存储器区内；导电柱，其布置在所述中间区内；面板，其跨所述第一存储器区、所述中间区和所述第二存储器区延伸；所述面板横向处于第一存储器块区和第二存储器块区之间；掺杂半导体材料，其在所述第一存储器区、所述第二存储器区和所述中间区内且紧邻所述面板；所述掺杂半导体材料是所述第一和第二存储器区内的导电源极结构的至少部分；以及绝缘环，其横向...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：