沟槽栅极半导体器件制造技术

本发明专利技术涉及一种沟槽栅极半导体器件及其制造方法。该沟槽栅极半导体器件的每个单位单元包括第一沟槽和从第一沟槽底部延伸的第二沟槽。半导体器件还包括：布置在第一沟槽的第一侧壁上的栅极氧化物层；布置在第二沟槽的第二侧壁和底部上的第二氧化物层；布置在第一沟槽内部的第一多晶硅区，该第一多晶硅区通过栅极氧化物层与第一侧壁分离，并且形成单位单元的栅极。另外，半导体器件包括：布置在第二沟槽内部的第二多晶硅区，该第二多晶硅区通过第二氧化物层与第二沟槽的第二侧壁和底部分离，并且形成单位单元的掩埋源极；以及第三氧化物层，其布置在第一多晶硅区和第二多晶硅区之间。间。间。

【技术实现步骤摘要】
沟槽栅极半导体器件


[0001]本专利技术涉及沟槽栅极半导体器件及其制造方法。

技术介绍

[0002]用于诸如沟槽金属氧化物半导体场效应晶体管(MOSFET)等半导体器件的沟槽技术广泛用于各种类型的电子器件中。在已知的沟槽MOSFET中，MOSFET的栅极电极埋入蚀刻在半导体区中的沟槽中以形成竖直结构，这提高了器件的沟道密度。
[0003]图1示出了一种已知的沟槽MOSFET结构20的一部分的截面图。已知器件包括设置在布置于硅半导体区内部的沟槽22中的多晶硅栅极区21。如图1所示，半导体区包括第一电荷类型的基板以及布置在基板上并且同样是第一电荷类型的外延层23。在外延层23内，通过离子注入来形成第二电荷类型的体区25和第一电荷类型的源极区24。以下，外延层23的非注入区将称为漂移区23。此外，在基板的底部上设置有沟槽MOSFET的漏极端子。
[0004]沟槽MOSFET结构20包括第一氧化物层26A，第一氧化物层26A形成沟槽MOSFET的栅极氧化物并且将多晶硅栅极区21与体区25分离。多晶硅栅极区21与栅极端子(未示出)电连接。通过对多晶硅栅极区21上的电荷或电压进行控制，可以在源极区24和漂移区23之间的体区25中形成沟道，从而使电流能够从沟槽MOSFET的漏极端子流至与源极区24电连接的MOSFET的源极端子。
[0005]降低表面电场(RESURF)结构可以用于增强沟槽MOSFET的击穿电压的目的。参照图1，RESURF结构是由布置在沟槽22的侧壁和底部的一部分上的第二氧化物层26B与沟槽22内部的掩埋多晶硅源极区27组合形成，并且RESURF结构通过第二氧化物层26B与沟槽22的侧壁和底部分离。掩埋多晶硅源极区27布置在多晶硅栅极区21的下方并且通过第三氧化物层26C与多晶硅栅极区21分离。可以控制在掩埋多晶硅源极区27处的电荷或电压以改变半导体器件内部的电场分布，从而增加在器件击穿时的临界漏源电压。例如，通过在零伏特下对掩埋多晶硅源极区27进行偏置来获得RESURF效应，将漏极电位均匀分布在漂移区23上，从而产生矩形电场分布。另外，掩埋多晶硅源极区27将多晶硅栅极区21与漏极区23部分屏蔽，从而减小栅漏电容，并且因此改善了器件的开关性能。
[0006]当包括RESURF结构时，需要第三氧化物层26C来分离多晶硅栅极区21和掩埋多晶硅源极区27。第三氧化物层26C在交叉区28处与第一氧化物层26A和第二氧化物层26B连结。
[0007]接下来对图1所示的结构20的制造过程进行描述。首先，将例如氮化硅的掩模层沉积并且图案化在外延层23的顶部上。使用掩模层，蚀刻外延层23以形成沟槽22。通常，沟槽22延伸穿过外延层23的主要部分。在蚀刻之后，将氧化物层沉积在包括沟槽22和掩模层的结构上，随后在沟槽22中和掩模层上沉积多晶硅材料。将沉积的氧化物材料和多晶硅材料蚀刻至沟槽22内部的第一深度，使得剩余的沉积氧化物材料限定第二氧化物层26B，并且剩余的沉积多晶硅材料限定掩埋多晶硅源极区27。此后，移除掩模层并且在外延层23上和沟槽22中热生长二氧化硅层，以形成第一氧化物层26A和第三氧化物层26C。然后，沉积多晶硅材料并且将该多晶硅材料回蚀(etched back)至沟槽22的上表面，使得沟槽22中第三氧化
物层26C上方的剩余多晶硅材料限定多晶硅栅极区21。接下来，执行毯覆式离子注入(blanket ion implantation)以形成体区25，并且执行后续的离子注入以形成源极区24。掩蔽后续的离子注入以确保离子注入仅在半导体区的有源区中进行。这些注入步骤还形成漂移区23作为外延层23的非注入区，并且限定漂移区23从体区25的底部到基板的长度。
[0008]上述已知结构和工艺的缺点是难以相对于体区25和漂移区23将第二氧化物层26B和多晶硅掩埋源极区27适当对准。通过模拟，申请人发现需要高度的工艺控制来实现在器件的击穿电压方面的完全RESURF效益(entitlement)。换言之，当已知器件使用已知制造工艺进行制造时，该已知器件对工艺变化特别敏感，因此在多沟槽MOSFET结构20之间的击穿电压性能方面可能为不可靠。

技术实现思路

[0009]本专利技术的目的是提供一种防止或限制上述问题的沟槽栅极半导体器件及其制造方法。
[0010]根据本专利技术的一个方面，提供一种沟槽栅极半导体器件。该半导体器件包括布置在半导体区中的一个或多个单位单元(unit cell)，每个单位单元包括：第一沟槽；第二沟槽，其从第一沟槽的底部延伸；第一氧化物层，其布置在第一沟槽的第一侧壁上并且形成单位单元的栅极氧化物；以及第二氧化物层，其布置在第二沟槽的第二侧壁和底部上。每个单位单元还包括：第一多晶硅区，其布置在第一沟槽内部，通过第一氧化物层与第一侧壁分离，并且形成单位单元的栅极；第二多晶硅区，其布置在第二沟槽内部，通过第二氧化物层与第二沟槽的第二侧壁和底部分离，并且形成单位单元的掩埋源极；以及第三氧化物层，其布置在第一多晶硅区和第二多晶硅区之间。
[0011]通过将第二沟槽布置在第一沟槽的底部的明确限定的深度处，可以使掩埋多晶硅源极区相对于体区更精确地定位，从而提高跨多个单位单元或甚至晶片的均匀性。更特别地，用于形成第一沟槽的沟槽蚀刻措施可以类似地用于回蚀第二多晶硅区，从而实现相对于体区和漂移区精确定位的第二多晶硅区和第三氧化物层。结果，根据本专利技术的器件或单位单元对工艺变化不敏感。
[0012]图1的已知器件的另一个缺点涉及当与模拟和/或理论预测相比时这些器件的泄漏和击穿行为有所劣化。申请人已经发现，这些不利影响可以归因于单位单元中氧化物结构的可靠性。更特别地，申请人已经发现，已知制造工艺导致在器件中第一氧化物层26A至第三氧化物层26C之间的连结在交叉区28处将通常表现出不连续性，这对器件性能产生不利影响。更特别地，申请人已经发现，第一氧化物层26A、第二氧化物层26B和第三氧化物层26C之间的不良和不平滑连结对器件的击穿电压性能是不利的。在不受理论约束的情况下，推测这可能归因于由于在第一氧化物层26A和第二氧化物层26B连结处的不均匀的氧化物厚度而导致的交叉区28处的高电场。另外，由于这种不良连结，观察到器件的漏电流的增加和整体栅极质量的降低。
[0013]为此，根据本专利技术，第一氧化物层、第二氧化物层和第三氧化物层中的每一个均可以为热生长的，其中这些氧化物层共同形成连续氧化物区。
[0014]申请人已经发现，由于首先使用沉积来设置第二氧化物层、同时使第一氧化物层和第三氧化物层热生长的原因，在图1所示器件中出现第一氧化物层至第三氧化物层之间
的不良连结。因此，如果第一氧化物层、第二氧化物层和第三氧化物层全部是热生长的，则可以实现这些氧化物层之间的更平滑连结，从而避免或减轻上述不利影响。
[0015]半导体区可以由第一电荷类型的半导体基板和布置在半导体基板顶部上的第一电荷类型的外延层形成，其中外延层的掺杂剂浓度小于半导体基板的掺杂剂浓度。此外，第一沟槽和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽栅极半导体器件(100)，所述半导体器件(100)包括布置在半导体区中的一个或多个单位单元(1)，其中每个单位单元(1)包括：第一沟槽(4A)；第二沟槽(4B)，其从所述第一沟槽(4A)的底部延伸；第一氧化物层(5A)，其布置在所述第一沟槽(4A)的第一侧壁上，并且形成所述单位单元(1)的栅极氧化物；第二氧化物层(5B)，其布置在所述第二沟槽(4B)的第二侧壁和底部上；第一多晶硅区(7)，其布置在所述第一沟槽(4A)内部，通过所述第一氧化物层(5A)与所述第一侧壁分离，并且形成所述单位单元(1)的栅极；第二多晶硅区(6)，其布置在所述第二沟槽(4B)内部，通过所述第二氧化物层(5B)与所述第二沟槽的所述第二侧壁和所述底部分离，并且形成所述单位单元(1)的掩埋源极；以及第三氧化物层(5C)，其布置在所述第一多晶硅区(7)与所述第二多晶硅区(6)之间。2.根据权利要求1所述的半导体器件(100)，其中，所述第一氧化物层、所述第二氧化物层和所述第三氧化物层(5A至5C)中的每一个氧化物层为热生长的，并且其中，所述第一氧化物层、所述第二氧化物层和所述第三氧化物层(5A至5C)共同形成连续氧化物区。3.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述半导体区由第一电荷类型的半导体基板和布置在所述半导体基板的顶部上的所述第一电荷类型的外延层(3)形成，其中，所述外延层(3)的掺杂剂浓度小于所述半导体基板的掺杂剂浓度，其中，所述第一沟槽(4A)和所述第二沟槽(4B)优选地仅布置在所述半导体区的所述外延层(3)中；和/或所述第三氧化物层(5C)布置在所述第一沟槽(4A)与所述第二沟槽(4B)之间的边界处或附近。4.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述一个或多个单位单元(1)各自还包括与所述第一电荷类型不同的第二电荷类型的体区(8)，其中所述体区(8)通过所述第一氧化物层与所述第一多晶硅区(7)分离，并且所述体区(8)的底表面优选高于所述第三氧化物层(5C)的顶表面。5.根据权利要求4所述的半导体器件(100)，其中，所述一个或多个单位单元(1)还包括所述第一电荷类型的源极区(9)，其中所述源极区(9)从所述半导体区的顶表面竖直延伸至所述体区(8)，所述源极区(9)的掺杂剂浓度优选大于所述外延层(3)的掺杂剂浓度，更优选为大至少两个数量级，优选地：每个单位单元还包括壕沟区(10)，所述壕沟区优选居中地布置在相应单位单元(1)的所述第一沟槽和所述第二沟槽(4A、4B)与相邻单位单元的所述第一沟槽和所述第二沟槽之间；所述壕沟区(10)与所述相应单位单元的所述第一沟槽和所述第二沟槽间隔开；并且所述壕沟区(10)通过刻蚀穿过所述源极区进入所述体区而形成。6.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述一个或多个单位单元(1)还包括布置在所述第一沟槽的顶部和所述源极区(9)的顶部上的第四氧化物层(5D)，以及布置在所述第四氧化物层(5D)的顶部上的第五氧化物层(5E)。
7.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述半导体器件(100)还包括布置在所述半导体器件(100)的所述一个或多个单位单元(1)中的一个或多个单位单元的顶部上的金属层(11)，其中所述金属层(11)构造成为所述一个或多个单位单元(11)提供源极接触部、构造成与所述体区(8)电接触并且构造成在根据权利要求8的情况下可选地将所述源极区(9)与所述掩埋源极电连接，其中，所述半导体器件(100)优选地还包括金属接触部(12)，所述金属接触部布置在所述一个或多个单位单元(1)中的一个或多个单位单元的所述第一多晶硅区(7)的顶部上并且构造成为所述一个或多个单位单元(1)提供栅极接触部，其中，所述金属接触部(12)优选地布置在所述一个或多个单位单元(1)的不存在所述金属层(11)的端部处或附近。8.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述一个或多个单位单元(1)彼此相同；和/或所述第一沟槽(4A)相对于所述半导体区的顶表面的深度在0.5微米与2.0微米之间的范围内，优选在1.0微米与1.5微米之间的范围内；和/或所述第二沟槽(4B)相对于所述第一沟槽(4A)的所述底部的深度在0.2微米与2.0微米之间的范围内，优选在0.4微米与1.0微米之间的范围内；和/或所述半导体主体包括硅基半导体主体；和/或所述第一氧化物层(5A)、所述第二氧化物层(5B)和所述第三氧化物层(5C)包括热生长的二氧化硅；和/或所述半导体器件(100)是沟槽栅极金属氧化物半导体场效应晶体管，即MOSFET。9.一种用于制造如前述权利要求中的任一项所限定的沟槽栅极半导体器件(100)的单位单元的方法，所述方法包括：在所述半导体区中形成第一沟槽(4A)；在所...

【专利技术属性】
技术研发人员：史蒂文，
申请(专利权)人：安世有限公司，
类型：发明
国别省市：