制作半导体器件的方法技术

本发明专利技术实施例公开制作半导体器件的方法。所述方法包括：在半导体器件上的第一器件区中形成晶体管器件；以及在半导体器件上的第二器件区中形成存储器器件，所述存储器器件连接到所述晶体管器件。在一些实施例中，形成存储器器件包括：形成第一位线；形成连接到第一位线的第一字线；形成连接到第一字线及第一位线的板线；形成连接到板线的第二位线；以及形成连接到第二位线及板线的第二字线。接到第二位线及板线的第二字线。接到第二位线及板线的第二字线。

Methods of making semiconductor devices

【技术实现步骤摘要】
制作半导体器件的方法


[0001]本专利技术实施例涉及一种制作半导体器件的方法。

技术介绍

[0002]随着半导体技术的进步，对更快的器件及更高的储存容量的需求越来越大。为使晶体管按比例缩小，半导体行业继续使半导体器件(例如其中形成有沟道区及源极/漏极区的包括具有高的高宽比的半导体鳍的鳍场效晶体管(fin field effect transistor，finFET))的尺寸按比例缩小。栅极结构形成在鳍的侧之上且沿着鳍的侧形成(例如，包绕鳍的侧)，从而提供沟道的表面积增大的优点。
[0003]为使存储器单元(memory cell)按比例缩小，半导体行业一直在减小侧向器件尺寸以减小器件大小，同时增大垂直尺寸以增大存储器电荷储存。半导体行业还一直在探索用于改善存储器性能的新架构及新材料。
[0004]此种按比例缩小已增加了半导体制造工艺的复杂性。由于器件特征大小持续减小，制作工艺继续变得更加难以实行。因此，非常需要改善的存储器器件技术。
[0005]近来，已引入多栅极器件，以试图通过增加栅极
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沟道耦合来改善栅极控制、减小关断状态电流且减少短沟道效应(short
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channel effect，SCE)。已被引入的一种此种多栅极器件是全环绕栅极(gate
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all around，GAA)晶体管。GAA器件得名于可围绕沟道区延伸从而在两个侧或四个侧上提供进入沟道的栅极结构。GAA器件与传统的互补金属氧化物半导体 (complementary metal
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oxide
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semiconductor，CMOS)工艺兼容，且GAA 器件的结构使得GAA器件能够在维持栅极控制及减轻SCE的同时积极地按比例缩放。在传统工艺中，GAA器件在硅纳米线中提供沟道。然而，围绕纳米线的GAA特征的集成制作可具有挑战性。举例来说，尽管当前方法在许多方面令人满意，然而关于形成应变增强、源极/漏极形成及其他特征的挑战使当前方法并非在所有方面均令人满意。

技术实现思路

[0006]根据本专利技术的实施例，一种制作半导体器件的方法包括：在所述半导体器件上的第一器件区中形成晶体管器件；以及在所述半导体器件上的第二器件区中形成存储器器件，所述存储器器件连接到所述晶体管器件。在一些实施例中，形成所述存储器器件包括：形成第一位线；形成连接到所述第一位线的第一字线；形成连接到所述第一字线及所述第一位线的板线；形成连接到所述板线的第二位线；以及形成连接到所述第二位线及所述板线的第二字线。
[0007]根据本专利技术的实施例，一种制作半导体器件的方法包括形成第一存储器器件。其中形成所述第一存储器器件包括：在半导体衬底上形成多个第一铁电沟道区；形成多个栅极结构，所述多个栅极结构各自环绕所述铁电沟道区中的一者；将所述栅极结构电连接到栅极电极；将所述沟道区电连接到源极电极；以及将所述沟道区电连接到漏极电极。
[0008]根据本专利技术的实施例，一种制作半导体器件的方法包括：形成第一存储器器件，其
中形成所述第一存储器器件包括：在半导体衬底上形成多个第一铁电沟道区，所述第一铁电沟道区将第一漏极区连接到源极区；形成多个第一栅极结构，所述多个第一栅极结构各自环绕所述第一铁电沟道区中的一者；形成第二存储器器件，其中形成所述第二存储器器件包括：在所述半导体衬底上形成多个第二铁电沟道区，所述第二铁电沟道区将第二漏极区连接到所述源极区；形成多个第二栅极结构，所述多个第二栅极结构各自环绕所述第二铁电沟道区中的一者；将所述第一漏极区电连接到第一电极；将所述第一栅极结构电连接到第二电极；将所述源极区电连接到第三电极；将所述第二栅极结构电连接到所述第二电极；以及将所述第二漏极区电连接到第四电极。
附图说明
[0009]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，图中各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0010]图1A及图1B分别示出根据一些实施例的用于在器件区1及2中制作半导体器件的示例性方法的早期阶段的中间结构的剖视图及三维 (three
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dimensional，3D)视图。
[0011]图2、图3、图4、图5A及图5B分别示出根据一些实施例的用于在器件区1及2中制作半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
[0012]图6、图7、图8、图9、图10、图11、图12及图13分别示出根据一些实施例的用于在器件区1及2中制作半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
[0013]图14到图17示出根据一些实施例的用于制作包括3D GAA晶体管及 3D GAA存储器单元的半导体器件的示例性方法的各个阶段的相应中间结构的剖视图。
[0014]图18A到图18C示出具有铁电存储器元件的存储器器件的剖视图、俯视图及示意图。
[0015]图19示出具有共享共用板线的2位铁电随机存取存储器(ferroelectricrandom
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access memory，FeRAM)单元的半导体器件。
[0016]图20是示出根据一些实施例的制作半导体器件的方法的简化流程图。
具体实施方式
[0017]以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
[0018]此外，为易于说明，本文中可能使用例如“在
…
之下(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取
向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。
[0019]一晶体管一电容器(one
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transistor one
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capacitor，1T1C)存储器单元是一种包括电容器及晶体管的存储器。电容器储存与储存在电容器中的各别数据位对应的各种电荷电平，且晶体管利于对电容器进行存取以进行读取操作及写入操作。1T1C存储器单元的相对简单的结构使得能够实现高的存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体器件的方法，所述方法包括：在半导体器件上的第一器件区中形成晶体管器件；以及在所述半导体器件上的第二器件区中形成存储器器件，所述存储器器件连接到所述晶体管器件；且其中形成所述存储器器件包括：形成第一位线；形成连接到所述第一位线的第一字线；形成连接到所述第一字线及所述第一位线的板线；形成连接到所述板线的第二位线；以及形成连接到所述第二位线及所述板线的第二字线。2.根据权利要求1所述的方法，其中所述存储器器件包含铁电材料。3.根据权利要求1所述的方法，其中所述晶体管器件与所述存储器器件并排形成。4.根据权利要求1所述的方法，其中形成所述存储器器件包括：分别在衬底上的所述第一器件区及所述第二器件区中形成第一堆叠结构及第二堆叠结构，所述第一堆叠结构及所述第二堆叠结构中的每一者包括交替的第一半导体条带与第二半导体条带的堆叠；移除所述第一半导体条带，以在所述第一器件区及所述第二器件区二者中的所述第二半导体条带之间形成第一空隙；在所述第一空隙中沉积第一介电结构层及第二介电结构层，以分别环绕所述第一器件区及所述第二器件区中的所述第二半导体条带，其中所述第一介电结构层不同于所述第二介电结构层；在所述第一空隙中在所述第一介电结构层及所述第二介电结构层之上沉积第一导电填充材料，以分别环绕所述第一器件区及所述第二器件区中的所述第二半导体条带；在所述第一器件区中，移除所述第一介电结构层的一些部分之间的所述第二半导体条带以形成第二空隙；以及在所述第一器件区中，在所述第一介电结构层的一些部分之间的所述第二空隙中沉积第二导电填充材料。5.根据权利要求4所述的方法，其中所述第一导电填充材料及所述第二导电填充材料在所述第二器件区中形成所述存储器器件的第一电极及第二电极。6.根据权利要求4所述的方...

【专利技术属性】
技术研发人员：程仲良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：