存储器内运算器及存储器内运算方法技术

本公开提供了一种存储器内运算器及其运算方法。存储器内运算器包括存储单元阵列、输入缓冲器以及感测放大器。存储单元阵列包括存储单元区块。存储单元区块对应至少一字线，存储单元区块用以储存多个权重值，存储单元区块上的多个存储单元储存对应的各权重值的多个位。输入缓冲器耦接至多条位线。输入缓冲器分别传送多个输入信号至位线。存储单元阵列使输入信号与权重值进行乘法运算以产生分别对应多个位序的多个第一运算结果。感测放大器依据第一运算结果对应的位序，使第一运算结果相加以产生第二运算结果。以产生第二运算结果。以产生第二运算结果。

In memory arithmetic unit and in memory arithmetic method

【技术实现步骤摘要】
存储器内运算器及存储器内运算方法


[0001]本公开是有关于一种存储器内运算器，且特别是有关于一种可储存单位权重值的存储器内运算器以及存储器内运算方法。

技术介绍

[0002]随着科技的进步，人工智能成为一种技术的主流，为了使类神经网络的乘加运算可以有效的被执行，提供简单且可快速执行乘加运算的硬件电路，成为电路设计者的重要课题。
[0003]因应这样的潮流，所谓的存储器内运算器被提出。其中，存储器内运算器利用存储器来做为储存权重值的媒介，并与所接收输入信号来执行乘加运算。基于存储器内的存储单元的高密度特性，可以以较小的电路面积，来完成大量的乘加运算动作。
[0004]公开内容
[0005]本公开提供一种存储器内运算器及其运算方法，可通过开启部分的字线来完成乘加运算动作。
[0006]本公开的存储器内运算器包括存储单元阵列、输入缓冲器以及感测放大器。存储单元阵列包括存储单元区块。存储单元区块对应至少一字线，存储单元区块用以储存多个权重值，存储单元区块上的多个存储单元储存对应的各权重值的多个位。输入缓冲器耦接至多条位线。输入缓冲器分别传送多个输入信号至位线。其中存储单元阵列使输入信号与权重值进行乘法运算以产生分别对应多个位序的多个第一运算结果。感测放大器依据第一运算结果对应的位序，使第一运算结果相加以产生第二运算结果。
[0007]本公开的存储器内运算方法包括：在存储单元阵列中，提供对应至少一字线的存储单元区块，使存储单元区块储存多个权重值，其中存储单元区块上的多个存储单元储存对应的各权重值的多个位；提供输入缓冲器以分别传送多个输入信号至这些位线；使输入信号与权重值在存储单元阵列中进行乘法运算以产生分别对应多个位序的多个第一运算结果；以及，依据第一运算结果对应的位序，使第一运算结果相加以产生第二运算结果。
[0008]基于上述，本公开的存储器内运算器设置存储单元区块以储存多个权重值。并通过输入缓冲器传送多个输入信号至对应的位线，以使输入信号与权重值进行乘法运算。感测放大器则用以感测乘法运算的运算结果，并使各运算结果依据对应的位序进行相加，来获得乘加运算的运算结果。
附图说明
[0009]图1为本公开一实施例的存储器内运算器的示意图。
[0010]图2为本公开另一实施例的存储器内运算器的示意图。
[0011]图3为对应本公开图2实施例的存储器内运算器的实施方式的示意图。
[0012]图4为本公开另一实施例的存储器内运算器的示意图。
[0013]图5为对应本公开图4实施例的存储器内运算器的实施方式的示意图。
[0014]图6为本公开另一实施例的存储器内运算器的示意图。
[0015]图7为对应本公开图6实施例的存储器内运算器的一实施方式的示意图。
[0016]图8为本公开另一实施例的存储器内运算器的示意图。
[0017]图9为对应本公开图8实施例的存储器内运算器的一实施方式的示意图。
[0018]图10为本公开另一实施例的存储器内运算器的示意图。
[0019]图11为对应本公开图10实施例的存储器内运算器的实施方式的示意图。
[0020]图12为本公开实施例的存储器内运算方法的流程图。
[0021]附图标记说明
[0022]100、200、300、400、500、600、700、800、900、1000、1100：存储器内运算器
[0023]110、210、310、410、510、610、710、810、910、1010、1110：存储单元阵列
[0024]120、220、320、420、520、620、720、820、920、1020、1120：感测放大器
[0025]130、230、330、530、730、930、1130：输入缓冲器
[0026]140、240、340、440、540、640、740、840、940、1040、1140：字线驱动器
[0027]A：输入信号组
[0028]A1～An：输入信号
[0029]CA1～CAm：存储单元区块
[0030]W：权重值组
[0031]W1j～Wnj：权重值
[0032]A1(0)～An(2)、A1(p
‑
1)～An(p
‑
1)、W1j(0)～Wnj(3)、Ai(1)、Ai(2)：位
[0033]t1～tp
‑
1：时间点
[0034]SA1～SA6、CSA1～CSA6：感测电路
[0035]321、322、521、721、921、1121：乘法器
[0036]323、522、722、922、1122：加法器
[0037]324：缓冲器
[0038]F1、F2：字段
具体实施方式
[0039]请参照图1，图1为本公开一实施例的存储器内运算器的示意图。存储器内运算器100包括存储单元阵列110、输入缓冲器130、感测放大器120以及字线驱动器140。存储单元阵列110中具有多个存储单元区块CA1～CAm。存储单元区块CA1～CAm中的每一存储单元区块对应至一条或多条字线。字线驱动器140耦接至字线，用以提供字线信号至对应的字线。
[0040]在本实施例中，存储单元区块CAj储存权重值组W，权重值组W包括多个权重值W1j～Wnj。权重值W1j～Wnj的每一权重值可具有多个位，并分别储存在存储单元区块CAj中的每一存储单元中。在此，本实施例的存储单元阵列110可以为与非式快闪存储单元阵列，其中的每一存储单元并为单阶储存存储单元(Single
‑
Level Cell，SLC)的形式。
[0041]输入缓冲器130耦接至存储单元阵列110的多条位线。输入缓冲器130中储存输入信号组A，其中输入信号组A包括多个输入信号A1～An。在存储器内运算器100执行运算动作时，输入缓冲器130分别传送输入信号A1～An至存储单元阵列110的位线。并使输入信号A1～An的多个位，可以与存储单元区块CAj中的多个权重值W1j～Wnj进行乘法运算，并产生对
应多条位线的多个第一运算结果。
[0042]在此请注意，以输入信号A1的p个位与权重值W1j的q个位(p、q皆为正整数)进行乘法运算为例，存储单元阵列110可以产生p
×
q个第一运算结果(每一第一运算结果为一个位)。且上述的第一运算结果依据其位的高低，具有一位序。例如，输入信号A1的最高有效位与权重值W1j的最高有效位相乘所产生的第一运算结果可具有最高的位序；输入信号A1的最低有效位与权重值W1j的最低有效位相乘所产生的第一运算结果可具有最低的位序，其余可类推得知。
[0043]感测放大器120耦接至存储单元阵列110。在存储器内运算器100执行运算动作时，感测放大器120可接收存储单元阵列110所产生的第一运算结果，并依据第一运算结果对应本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器内运算器，包括：一存储单元阵列，包括：一存储单元区块，对应至少一字线，该存储单元区块用以储存多个权重值，该存储单元区块上的多个存储单元储存对应的各该权重值的多个位；以及一输入缓冲器，耦接至多条位线，分别传送多个输入信号至该多条位线，其中该多个输入信号与该多个权重值在该存储单元阵列中进行乘法运算以产生分别对应多个位序的多个第一运算结果；以及一感测放大器，依据该多个第一运算结果对应的该多个位序，使该多个第一运算结果相加以产生一第二运算结果。2.根据权利要求1所述的存储器内运算器，其中该输入缓冲器使各该输入信号的多个位分时传送至多条对应位线。3.根据权利要求2所述的存储器内运算器，其中该多条对应位线的数量等于各该权重值的位数。4.根据权利要求2所述的存储器内运算器，其中该感测放大器包括：多个感测电路，分别耦接该多条对应位线，感测该多个对应位线的电流状态以判断该多个第一运算结果；多个第一乘法器，使该多个第一运算结果分别与2的N次方相乘以产生多个第一信号，其中N依据该多个第一运算结果分别对应的该多个位序来决定，N为大于或等于0的整数；一第二乘法器，耦接该多个第一乘法器，使该多个第一信号与2的y次方相乘以产生多个第二信号，其中y依据各该输入信号的各该位传送时序来决定，y为大于或等于0的整数；以及一加法器，耦接该第二乘法器，使该多个第二信号相加以产生该第二运算结果。5.根据权利要求1所述的存储器内运算器，其中该输入缓冲器使各该输入信号的多个位并列的传送至多条对应位线，该多条对应位线的数量等于各该权重值的位数乘以各该输入信号的位数。6.根据权利要求5所述的存储器内运算器，其中该多个权重值的该多个位被复制为多个复制权重值，该存储单元区块在该多个对应位线并分别储存该多个复制权重值的多个位。7.根据权利要求5所述的存储器内运算器，其中该感测放大器包括：多个感测电路，分别耦接该多条对应位线，感测该多条对应位线的电流状态以判断该多个第一运算结果；多个乘法器，使该多个第一运算结果分别与2的N次方相乘以产生多个第一信号，其中N依据该多个第一运算结果分别对应的该多个位序来决定；以及一加法器，耦接该第一乘法器，使该多个第一信号相加以产生该第二运算结果。8.根据权利要求5所述的存储器内运算器，其中对应各该输入信号的相同位序的该多条对应位线相邻排列。9.根据权利要求5所述的存储器内运算器，其中该多条对应位线依据对应的各该输入信号的该多个位的位序依序排列。10.根据权利要求5所述的存储器内运算器，其中各该输入信号的该多个位依据对应产
生的该多个第一运算结果的位序以产生一输入排列顺序，该输入缓冲器并依据该输入排列顺序以分别传送各该输入信号...

【专利技术属性】
技术研发人员：林榆瑄，曾柏皓，李峯旻，李明修，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：