静电放电保护装置及其操作方法制造方法及图纸

本发明专利技术公开了一种静电放电保护装置及其操作方法，其中，静电放电保护装置包括半导体衬底、第一阱区、第二阱区、第三阱区、第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区。第一阱区、第二阱区及第三阱区位于半导体衬底之中，且第三阱区直接耦接于第一阱区及第二阱区之间。第一阱区及第二阱区具有第一电性，第三阱区具有第二电性。第一掺杂区具有第一电性，位于第一阱区之中。第二掺杂区具有第二电性，位于第三阱区之中，且第一掺杂区与第二掺杂区彼此隔离。第三掺杂区及第四掺杂区分别具有第一电性及第二电性，且位于第二阱区之中彼此隔离，第二掺杂区与第三掺杂区电性耦接。第一阱区、第二阱区、第三阱区及第四掺杂区形成一寄生硅控整流器。生硅控整流器。生硅控整流器。

Electrostatic discharge protection device and its operation method

【技术实现步骤摘要】
静电放电保护装置及其操作方法


[0001]本专利技术是有关于一种半导体装置，特别是有关于一种静电放电保护装置及其操作方法。

技术介绍

[0002]静电放电系起因于短时间内(一般在100纳秒nanosecond之内)的高压放电所引进的强大电流脉冲。集成电路及半导体元件对于静电放电相当敏感。尤其是在元件安装时，因为人类或机器碰触接脚，常使强大电流脉冲通过集成电路，而导致元件失效。因此有需要提供集成电路有效的静电放电保护装置。
[0003]寄生硅控整流器(Silicon Controlled Rectifier，SCR)是一种芯片式(on
‑
chip)的半导体静电放电保护装置，可在静电放电发生时，通过骤回崩溃(snapback)开启，将静电放电电流传导至地面，达到静电放电的保护功能。因此，SCR是目前业界所广为采用的静电放电保护装置之一。然而，当寄生硅控整流器无法顺利开启，将无法提高电流分路的能力。
[0004]因此，有需要提供一种先进的静电放电保护装置及其操作方法，以改善已知技术所面临的问题。

技术实现思路

[0005]本专利技术系有关于一种静电放电保护装置及其操作方法，可解决已知寄生硅控整流器无法顺利开启的问题，并可降低静电放电保护装置的有效电阻。
[0006]根据本专利技术的一方面，提出一种静电放电保护装置，包括半导体衬底、第一阱区、第二阱区、第三阱区、第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区。第一阱区、第二阱区及第三阱区位于半导体衬底之中，且第三阱区直接耦接于第一阱区及第二阱区之间。第一阱区及第二阱区具有第一电性，第三阱区具有第二电性。第一掺杂区具有第一电性，位于第一阱区之中。第二掺杂区具有第二电性，位于第三阱区之中，且第一掺杂区与第二掺杂区彼此隔离。第三掺杂区及第四掺杂区分别具有第一电性及第二电性，且位于第二阱区之中彼此隔离，第二掺杂区与第三掺杂区电性耦接。第一阱区、第二阱区、第三阱区及第四掺杂区形成一寄生硅控整流器。
[0007]根据本专利技术的一方面，提出一种静电放电保护装置的操作方法，包括下列步骤。提供一静电放电保护装置，静电放电保护装置与一内部电路电性连接，静电放电保护装置包括一寄生硅控整流器与一二极管串彼此相连。当一静电放电应力施加于内部电路时，通过静电放电保护装置将静电放电电流由一焊垫导入另一焊垫。
[0008]为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
[0009]图1A绘示依照本专利技术一实施例的静电放电保护装置的剖面示意图；
[0010]图1B绘示图1A的静电放电保护装置的等效电路的示意图；
[0011]图2A绘示依照本专利技术另一实施例的静电放电保护装置的剖面示意图；
[0012]图2B绘示图2A的静电放电保护装置的等效电路的示意图；
[0013]图3A绘示依照本专利技术另一实施例的静电放电保护装置的剖面示意图；
[0014]图3B绘示图3A的静电放电保护装置的等效电路的示意图；及
[0015]图4绘示一比较例的静电放电保护装置的剖面示意图。
[0016]【符号说明】
[0017]100，200，300，400：静电放电保护装置
[0018]101：半导体衬底
[0019]101a：深N
‑
阱区
[0020]101b：N
‑
阱区
[0021]101c：N
‑
阱区
[0022]102：第一阱区
[0023]103：第二阱区
[0024]104：第三阱区
[0025]106，109：焊垫
[0026]107：隔离体
[0027]111，211，311：第一掺杂区
[0028]113，313：第二掺杂区
[0029]115：金属导线
[0030]121，321：第三掺杂区
[0031]123：第四掺杂区
[0032]112，116，212，214，312，314：二极管
[0033]114，414：二极管串
[0034]118，218，318，418：寄生硅控整流器
[0035]316：接面
具体实施方式
[0036]以下系提出实施例进行详细说明，实施例仅用以作为示例说明，并非用以限缩本专利技术的保护范围。以下是以相同/类似的符号表示相同/类似的元件做说明。
[0037]第一实施例
[0038]请参照图1A及图1B，其分别绘示依照本专利技术一实施例的静电放电保护装置100的剖面示意图及其等效电路的示意图。
[0039]依照本专利技术的一实施例，静电放电保护装置100包括一半导体衬底101、第一阱区102、第二阱区103、第三阱区104、第一掺杂区111、第二掺杂区113、第三掺杂区121以及第四掺杂区123。
[0040]在一实施例中，半导体衬底101可以由任何适合的基础半导体(例如结晶态的硅或锗)、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化碘、砷化碘和/或锑化碘)或上述的组合所构成。半导体衬底101例如为一P型衬底。半导体衬底101中包括具有P型电性的第一阱
区102及第二阱区103以及具有N型电性的第三阱区104，其中第三阱区104耦接于第一阱区102及第二阱区103之间。此外，半导体衬底101与第一阱区102、第二阱区103及第三阱区104之间例如以深N
‑
阱区101a相隔离。除此之外，半导体衬底101与第一阱区102之间例如以N
‑
阱区101b相隔离，且半导体衬底101与第二阱区103之间例如以N
‑
阱区101c相隔离。
[0041]第一掺杂区111具有P型电性，且位于第一阱区102之中。第一掺杂区111具有实质大于第一阱区102的掺杂浓度(以P+表示之)。第二掺杂区113具有N型电性，且位于第三阱区104之中，第二掺杂区113具有实质大于第三阱区104的掺杂浓度(以N+表示之)。在一实施例中，第一掺杂区111与第二掺杂区113可分别具有10
15
/cm2的掺杂浓度。第一阱区102及第三阱区104可具有10
13
/cm2的掺杂浓度。
[0042]第一掺杂区111可通过一焊垫106连接至电压源105。在一般电压操作时(例如，操作电压约2V)，电压可通过电压源105施加至第一掺杂区111。多个隔离体107可分别配置于静电放电保护装置100中，隔离体107例如位于第一掺杂区111与第二掺杂区113之间、第二掺杂区113与第三掺杂区121之间、第三掺杂区121与第四掺杂区123之间，以实行其电性隔离的功能。
[0043]第三掺杂区121具有P型电性，且位于第二阱区103之中。第三掺杂区121具有实质大于第二阱区103的掺杂浓度(以P+表示之)。第四掺杂区123具有N型电性，且位于第二阱区103本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电放电保护装置，其中，包括：一半导体衬底；一第一阱区，具有一第一电性；一第二阱区，具有该第一电性；一第三阱区，具有一第二电性，且该第一阱区、该第二阱区及该第三阱区位于该半导体衬底之中，该第三阱区直接耦接于该第一阱区及该第二阱区之间；一第一掺杂区，具有该第一电性，且位于该第一阱区之中；一第二掺杂区，具有该第二电性，位于该第三阱区之中，且该第一掺杂区与该第二掺杂区彼此隔离；一第三掺杂区，具有该第一电性，位于该第二阱区之中，其中该第二掺杂区与该第三掺杂区电性耦接；以及一第四掺杂区，具有该第二电性，位于该第二阱区之中与该第三掺杂区彼此隔离；其中，该第一阱区、该第二阱区、该第三阱区及该第四掺杂区形成一寄生硅控整流器。2.根据权利要求1所述的静电放电保护装置，其中，该第一掺杂区为该寄生硅控整流器的一阳极，该第四掺杂区为该寄生硅控整流器的一阴极。3.根据权利要求1所述的静电放电保护装置，其中，该寄生硅控整流器包括由该第一阱区、该第三阱区及该第二阱区形成的一PNP双极晶体管寄生电路以及由该第三阱区、该第二阱区及该第四掺杂区形成的一NPN双极晶体管寄生电路。4.根据权利要求1所述的静电放电保护装置，其中，该第一阱区及该第三阱区彼此直接连接且接触以形成一二极管，该第二阱区及该第四掺杂区彼此直接...

【专利技术属性】
技术研发人员：王世钰，徐志纬，黄文聪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：