本发明专利技术提供一种超导逻辑器件时序参数的测量电路，包括第一输入接口单元、输出接口单元、分路器单元、至少两个第一缓冲器单元、至少一个第二缓冲器单元、至少一个第三缓冲器单元及至少两个第四缓冲器单元；分路器单元的输入端通过级联的至少两个第一缓冲器单元连接至第一输入接口单元，第一输出端通过至少一个第二缓冲器单元连接至待测逻辑器件的数据端，第二输出端通过至少一个第三缓冲器单元连接至待测逻辑器件的时钟端；待测逻辑器件的输出端通过级联的至少两个第四缓冲器单元连接至输出接口单元；其中，第二缓冲器单元和第三缓冲器单元的数量相同。通过本发明专利技术提供的测量电路，解决了现有技术中无此种测量电路的问题。解决了现有技术中无此种测量电路的问题。解决了现有技术中无此种测量电路的问题。
Measuring circuit and method of timing parameters of superconducting logic devices
【技术实现步骤摘要】
超导逻辑器件时序参数的测量电路及测量方法
[0001]本专利技术涉及超导电路设计领域，特别是涉及一种超导逻辑器件时序参数的测量电路及测量方法。
技术介绍
[0002]随着社会经济以及军事技术的快速发展，需要处理的数据量急剧膨胀，对计算机的运算能力提出了越来越高的要求。基于约瑟夫森结的超导电路已经逐渐进入人们的视野，超导RSFQ(快速单磁通量子)技术利用超导电路在特定时序中是否含有单磁通量子脉冲来表示“1”和“0”，脉冲一般为皮秒(ps)量级的宽度，因此超导RSFQ器件可以工作在极高的频率上。
[0003]为了用RSFQ器件来实现超大规模数字电路，必须保证数字电路中每一级RSFQ器件在时钟的控制下都能按照设计要求正确进行工作；若RSFQ器件的时序关系不能满足要求，则整个数字电路就不能正常工作。为保证RSFQ器件稳定可靠地工作，需要确保芯片设计中时序验证采用的时序参数有效，而对RSFQ器件时序参数的测试是检验时序关系是否可靠、保证时序参数有效的唯一途径。
[0004]鉴于此，设计一种针对超导逻辑器件时序参数的测量电路及测量方法已经成为本领域技术人员迫切需要解决的技术问题。
技术实现思路
[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种超导逻辑器件时序参数的测量电路及测量方法，用于解决现有技术中无此种测量电路的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种超导逻辑器件时序参数的测量电路，所述测量电路包括：第一输入接口单元、输出接口单元、分路器单元、至少两个第一缓冲器单元、至少一个第二缓冲器单元、至少一个第三缓冲器单元及至少两个第四缓冲器单元；
[0007]所述分路器单元的输入端通过级联的至少两个所述第一缓冲器单元连接至所述第一输入接口单元，第一输出端通过至少一个所述第二缓冲器单元连接至待测逻辑器件的数据端，第二输出端通过至少一个所述第三缓冲器单元连接至所述待测逻辑器件的时钟端；
[0008]所述待测逻辑器件的输出端通过级联的至少两个所述第四缓冲器单元连接至所述输出接口单元；
[0009]其中，所述第二缓冲器单元和所述第三缓冲器单元的数量相同；在所述第二缓冲器单元的数量大于等于2个时，多个所述第二缓冲器单元级联于所述分路器单元的第一输出端和所述待测逻辑器件的数据端之间；在所述第三缓冲器单元的数量大于等于2个时，多个所述第三缓冲器单元级联于所述分路器单元的第二输出端和所述待测逻辑器件的时钟端之间。
[0010]可选地，所述测量电路还包括：第一延时器单元和/或第二延时器单元；
[0011]所述第一延时器单元连接于所述第二缓冲器单元和所述待测逻辑器件的数据端之间，用于进行至少一个约瑟夫森结的延时；
[0012]所述第二延时器单元连接于所述第三缓冲器单元和所述待测逻辑器件的时钟端之间，用于进行至少一个约瑟夫森结的延时。
[0013]可选地，所述第一延时器单元和所述第二延时器单元均包括至少一个延时缓冲器单元，在所述延时缓冲器单元的数量大于等于2个时，多个所述延时缓冲器单元级联。
[0014]可选地，所述测量电路还包括：第二输入接口单元、第一汇流器单元及至少两个第五缓冲器单元；
[0015]所述第一汇流器单元的第一输入端通过级联的至少两个所述第五缓冲器单元连接至所述第二输入接口单元，第二输入端连接所述分路器单元的第二输出端，输出端连接所述第三缓冲器单元的输入端。
[0016]可选地，所述测量电路还包括：接地单元、第二汇流器单元及至少两个第六缓冲器单元；
[0017]所述第二汇流器单元的第一输入端通过级联的至少两个所述第六缓冲器单元连接至所述接地单元，第二输入端连接所述分路器单元的第一输出端，输出端连接所述第二缓冲器单元的输入端。
[0018]可选地，所述第一缓冲器单元、所述第五缓冲器单元及所述第六缓冲器单元的数量相同。
[0019]可选地，所述接地单元采用输入接地的缓冲器单元实现。
[0020]本专利技术还提供了一种超导逻辑器件时序参数的测量方法，所述测量方法包括：
[0021]提供一个如上所述的第一测量电路及(N+M)个如上所述的第二测量电路，N个所述第二测量电路中输入至待测逻辑器件时钟端的时钟脉冲相较于数据端的数据脉冲具有依次递增一个约瑟夫森结的延时，M个所述第二测量电路中输入至待测逻辑器件数据端的数据脉冲相较于时钟端的时钟脉冲具有依次递增一个约瑟夫森结的延时；其中，N和M均为大于等于1的自然数；
[0022]对各个测量电路输入相同的输入脉冲，并得到各个测量电路对应的输出脉冲，以基于各输出脉冲得到待测逻辑器件的时序参数；其中，所述时序参数包括建立时间和保持时间。
[0023]可选地，测量前和/或测量后，所述测量方法还包括：对各个测量电路中输入至待测逻辑器件时钟端的时钟脉冲进行清零的步骤。
[0024]可选地，N与M相等。
[0025]如上所述，本专利技术的一种超导逻辑器件时序参数的测量电路及测量方法，实现了对超导逻辑器件的时钟脉冲与数据脉冲之间时序关系的测量(可测步长为一个约瑟夫森结的延时)，并可基于实测数据指导超大规模数字电路在流片前的时序验证。
附图说明
[0026]图1显示为CMOS电路的宽电平脉冲和超导RSFQ电路的超窄脉冲的对比示意图。
[0027]图2显示为超导RSFQ触发器的时钟脉冲与数据脉冲之间的时序关系的示意图。
[0028]图3显示为本专利技术所述测量电路的示意图。
[0029]图4显示为本专利技术所述测量方法中对各个测量电路进行测试时，涉及的输入输出波形的示意图。
[0030]图5显示为采用Octopus测试系统对各个测量电路进行测试时，与图4中Out1对应的输出波形的示意图。
[0031]图6显示为采用Octopus测试系统对各个测量电路进行测试时，与图4中Out2对应的输出波形的示意图。
[0032]元件标号说明
[0033]100
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测量电路
[0034]101
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第一输入接口单元
[0035]102
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第一缓冲器单元
[0036]103
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分路器单元
[0037]104
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第二缓冲器单元
[0038]105
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第三缓冲器单元
[0039]106
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第四缓冲器单元
[0040]107
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输出接口单元
[0041]108
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【技术保护点】
【技术特征摘要】
1.一种超导逻辑器件时序参数的测量电路，其特征在于，所述测量电路包括：第一输入接口单元、输出接口单元、分路器单元、至少两个第一缓冲器单元、至少一个第二缓冲器单元、至少一个第三缓冲器单元及至少两个第四缓冲器单元；所述分路器单元的输入端通过级联的至少两个所述第一缓冲器单元连接至所述第一输入接口单元，第一输出端通过至少一个所述第二缓冲器单元连接至待测逻辑器件的数据端，第二输出端通过至少一个所述第三缓冲器单元连接至所述待测逻辑器件的时钟端；所述待测逻辑器件的输出端通过级联的至少两个所述第四缓冲器单元连接至所述输出接口单元；其中，所述第二缓冲器单元和所述第三缓冲器单元的数量相同；在所述第二缓冲器单元的数量大于等于2个时，多个所述第二缓冲器单元级联于所述分路器单元的第一输出端和所述待测逻辑器件的数据端之间；在所述第三缓冲器单元的数量大于等于2个时，多个所述第三缓冲器单元级联于所述分路器单元的第二输出端和所述待测逻辑器件的时钟端之间。2.根据权利要求1所述的超导逻辑器件时序参数的测量电路，其特征在于，所述测量电路还包括：第一延时器单元和/或第二延时器单元；所述第一延时器单元连接于所述第二缓冲器单元和所述待测逻辑器件的数据端之间，用于进行至少一个约瑟夫森结的延时；所述第二延时器单元连接于所述第三缓冲器单元和所述待测逻辑器件的时钟端之间，用于进行至少一个约瑟夫森结的延时。3.根据权利要求2所述的超导逻辑器件时序参数的测量电路，其特征在于，所述第一延时器单元和所述第二延时器单元均包括至少一个延时缓冲器单元，在所述延时缓冲器单元的数量大于等于2个时，多个所述延时缓冲器单元级联。4.根据权利要求1
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3任一项所述的超导逻辑器件时序参数的测量电路，其特征在于，所述测量电路还包括：第二输入接口单元、第一汇流器单元及至少两个第五缓冲器单元；所述第一汇流器单元的第一输入端通过级联的至少两个...
【专利技术属性】
技术研发人员：高小平，任洁，杨树澄，王镇，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：
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