一种低传输延时的同步整流驱动电路制造技术

本发明专利技术公开了一种低传输延时的同步整流驱动电路，主要包括下降沿检测电路、上拉电流控制电路、比较器CP1、反相器N1、单脉冲触发电路1、单脉冲触发电路2、RS触发器RS1、上拉管Q1和下拉管Q2。本发明专利技术利用下降沿检测提前建立上拉电流并实现清下拉锁存操作，检测同步整流管漏源极电压满足开通条件后可以立即上拉输出、实现开通，可以显著减小传输延时；同时，上拉电流受控于同步整流管漏源极电压下降沿，关断前自然到零，无需额外的禁止上拉电流操作，可以减小关断延时；此外，本发明专利技术利用同步整流管栅极电容维持导通后的高电平，可以减小驱动电路功耗。功耗。功耗。

A synchronous rectification driving circuit with low transmission delay

【技术实现步骤摘要】
一种低传输延时的同步整流驱动电路


[0001]本专利技术属于电力电子变换
，特别是一种低传输延时的同步整流驱动电路。

技术介绍

[0002]Buck、Boost、反激、正激等变换器因具有电路结构简单、控制技术成熟、小体积、低成本等优点，而广泛应用于各类功率变换场合，随着负载用电设备的功率及电流需求不断增大，变换器中整流二极管导通压降引起的损耗，已逐步成为变换器效率提升的主要限制因素。
[0003]采用同步整流技术，利用MOSFET的沟道代替整流二极管导通，可以有效降低整流管的导通损耗，提升变换器效率。图1给出了副边采用同步整流控制的反激变换器，变换器主要由原边主开关管S
P
、功率变压器T1(其激磁电感为L
m
)，副边同步整流管S
R
和输出滤波电容C
o
组成，图中V
in
为变换器输入电压，V
o
为输出电压，i
SR
为流入同步整流管S
R
源极的电流。
[0004]同步整流驱动电路一般通过检测同步整流管S
R
的漏源极两端电压差v
DSR
，判定零电压开通和零电流关断来产生S
R
的驱动控制信号v
GSR
，当v
DSR
低于开通阈值电压V
th_on
时，开通S
R
，当v
DSR
高于关断阈值电压V
th_off
时，关断S
R
。实际使用时，同步整流驱动电路在开通和关断S
R
的过程中，都存在一定的传输延时，即在检测到v
DSR
低于V
th_on
或者检测到v
DSR
高于V
th_off
后，需经过一定时间，才会控制v
GSR
输出高电平或者低电平，进而控制S
R
的通断。这些延时主要由同步整流驱动电路的实现逻辑和内部组成电路的执行时间决定。图2给出了常规同步整流驱动电路开通和关断过程的逻辑流程图，在开通过程中，同步整流驱动电路检测v
DSR
是否低于V
th_on
(步骤S101)，满足开通条件后(v
DSR
<V
th_on
)，依次清下拉锁存(步骤S102，用于避免同步整流驱动电路上拉和下拉管同时导通而导致内部短路损坏)、建立上拉电流(步骤S103)、上拉输出(步骤S104)，最终输出高电平，控制同步整流管S
R
导通；在关断过程中，同步整流驱动电路检测v
DSR
是否高于V
th_off
(步骤S201)，满足关断条件后(v
DSR
>V
th_off
)，依次禁止上拉电流(步骤S202，先于上拉管的关断时刻、可以减小驱动电路损耗)、清上拉锁存(步骤S203，用于避免同步整流驱动电路上拉和下拉管同时导通而导致内部短路损坏)、下拉输出(步骤S204)，最终输出低电平，控制S
R
关断。
[0005]由上述分析可知，同步整流驱动电路的总开通或总关断延时是由多个逻辑步骤实现电路的执行时间累加得到的。当开通或关断延时过大时，将显著影响变换器的性能，以图1所示副边同步整流控制的反激变换器为例，其在开通或关断延时过大时的关键点工作波形如图3所示。当开通延时过大时，如图3(a)所示，同步整流管S
R
在激磁电感电流峰值时刻导通，开通延时内S
R
的体二极管导通，由于体二极管导通压降远大于S
R
的沟道导通压降，会增大变换器损耗、降低效率；当关断延时过大时，如图3(b)所示，S
R
实际关断时，流入其源极电流为负、失去零电流关断特性，同时负电流会引入环流，进而增大电流应力，也会导致变换器损耗增加。同步整流驱动电路设计时可以通过利用高速器件，缩短各个逻辑步骤实现电路的执行时间，进而缩短总的开通或关断延时，但这会增大电路整体的功耗和成本。

技术实现思路

[0006]本专利技术的目的在于针对现有技术存在的问题，提供一种低传输延时的同步整流驱动电路。
[0007]实现本专利技术目的的技术解决方案为：一种低传输延时的同步整流驱动电路，该电路包括下降沿检测电路、上拉电流控制电路、比较器CP1、反相器N1、单脉冲触发电路1、单脉冲触发电路2、RS触发器RS1、上拉管Q1和下拉管Q2；
[0008]同步整流管S
R
开通过程：下降沿检测电路检测同步整流管S
R
漏源极两端电压差v
DSR
的下降沿，产生上拉电流控制信号v
IU_setc
，上拉电流控制电路根据该信号v
IU_setc
建立上拉电流i
PU
，同时信号v
IU_setc
上升沿使能单脉冲触发电路1输出高电平脉冲，控制RS触发器RS1复位、关断下拉管Q2，实现清下拉锁存；比较器CP1检测S
R
漏源极两端电压差v
DSR
是否满足开通条件，满足开通条件、即v
DSR
<V
th_on
后，比较器CP1输出高电平、开通上拉管Q1，实现上拉输出，之后上拉电流i
PU
对S
R
的栅极电容进行充电，驱动控制信号v
GSR
建立高电平，开通同步整流管S
R
；
[0009]同步整流管S
R
关断过程：比较器CP1检测S
R
漏源极两端电压差v
DSR
是否满足关断条件，满足关断条件、即v
DSR
>V
th_off
后，比较器CP1输出低电平、关断上拉管Q1，实现清上拉锁存；同时反相器N1输出高电平，其输出由低变高的上升沿使能单脉冲触发电路2输出高电平脉冲，控制RS触发器RS1置位、开通下拉管Q2，实现下拉输出，之后下拉管Q2对S
R
的栅极电容进行放电，驱动控制信号v
GSR
建立低电平，关断同步整流管S
R
。
[0010]进一步地，所述下降沿检测电路和上拉电流控制电路包括：电容C1、电阻R1、电阻R2和三极管Q3，电容C1和电阻R2相串联后与三极管Q3的基极相连，电容C1和电阻R2的公共端通过电阻R1连接同步整流驱动电路的供电电压V
CC
，三极管Q3的发射极连接供电电压V
CC
，电阻R1两端电压为上拉电流控制信号v
IU_setc
，流出三极管Q3集电极的电流为上拉电流i
PU
。
[0011]本专利技术与现有技术相比，其显著优本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低传输延时的同步整流驱动电路，其特征在于，该电路包括下降沿检测电路、上拉电流控制电路、比较器CP1、反相器N1、单脉冲触发电路1、单脉冲触发电路2、RS触发器RS1、上拉管Q1和下拉管Q2；同步整流管S
R
的漏、源极电压v
D
、v
S
输入至下降沿检测电路，同时分别输入至比较器CP1的负输入端和正输入端，所述下降沿检测电路用于检测同步整流管S
R
漏源极两端电压差v
D
‑
v
S
；所述比较器CP1的输出作用于上拉管Q1，同时通过反相器N1、单脉冲触发电路2连接RS触发器RS1的S端，下降沿检测电路的输出作为上拉电流控制电路的输入，同时通过单脉冲触发电路1连接RS触发器RS1的R端，RS触发器RS1的Q端作用于下拉管Q2，上拉电流控制电路的输出连接上拉管Q1，上拉管Q1和下拉管Q2的公共端输出同步整流管驱动信号v
GSR
。2.根据权利要求1所述的低传输延时的同步整流驱动电路，其特征在于，该驱动电路实现同步整流管S
R
开通过程：下降沿检测电路检测同步整流管S
R
漏源极两端电压差v
DSR
的下降沿，产生上拉电流控制信号v
IU_setc
，上拉电流控制电路根据该信号v
IU_setc
建立上拉电流i
PU
，同时信号v
IU_setc
上升沿使能单脉冲触发电路1输出高电平脉冲，控制RS触发器RS1复位、关断下拉管Q2，实现清下拉锁存；比较器CP1检测S
R
漏源极两端电压差v
DSR
是否满足开通条件，满足开通条件、即v
DSR
<V
th_on
后，比较器CP1输出高电平、开通上拉管Q1，实现上拉输出，之后上拉电流i
P...

【专利技术属性】
技术研发人员：陆杨军，朱民杰，王廷营，牟恬恬，朱守伟，席伟，唐海瑞，胡东，宋亚龙，王凯，郑林飞，冉云飞，
申请(专利权)人：连云港杰瑞电子有限公司，
类型：发明
国别省市：