GOA电路及显示面板制造技术

本发明专利技术提供一种GOA电路及显示面板，GOA电路中的每级GOA单元包括一个上拉控制模块和N个上拉模块，上拉控制模块连接起始信号端和上拉节点Q；N个上拉模块均与上拉节点Q连接，并分别与第一时钟信号端至第N时钟信号端一一对应连接，该GOA电路的每级GOA单元通过一个上拉控制模块输入起始信号上拉上拉节点Q的电位，从而打开N个上拉模块，然后向N个上拉模块依次输入时钟信号，以依次输出N级栅极驱动信号，由此使得每级GOA单元能依次输出N级栅级输出信号，从而驱动N行水平扫描线，这样能够减少GOA电路的占用空间，有利于实现显示面板的窄边框设计。计。计。

Goa circuit and display panel

【技术实现步骤摘要】
GOA电路及显示面板


[0001]本专利技术涉及显示
，尤其涉及一种GOA电路及显示面板。

技术介绍

[0002]GOA(Gate Driver On Array)技术是将显示面板的栅极驱动电路集成在玻璃基板上的一种栅极驱动技术，由于GOA技术能减少外接IC的绑定(bonding)工序，能降低产品成本，且更适合制作窄边框或无边框的显示产品，因此被广泛应用。
[0003]现有的GOA电路包括级联的多个GOA单元，每一级GOA单元仅对应驱动一行水平扫描线，导致这种GOA电路占用空间较大，随着显示面板的尺寸和分辨率的不断增加，这种GOA电路结构不利于实现窄边框或无边框的显示产品。

技术实现思路

[0004]为了解决上述问题，本专利技术实施例提供一种GOA电路及显示面板。
[0005]第一方面，本专利技术实施例提供一种GOA电路，包括多级级联的GOA单元，每级所述GOA单元包括上拉控制模块和N个上拉模块，N为大于1的整数，其中：
[0006]所述上拉控制模块连接起始信号端和上拉节点，用于在所述起始信号端的控制下，上拉所述上拉节点的电位；
[0007]N个所述上拉模块均与所述上拉节点连接，并分别与第一时钟信号端至第N时钟信号端一一对应连接，分别用于在所述上拉节点的控制下，将所述第一时钟信号端至所述第N时钟信号端提供的时钟信号，输出到第一级栅极驱动信号端至第N级栅极驱动信号端。
[0008]在一些实施例中，每级所述GOA单元还包括N个下拉模块，N个所述下拉模块均连接所述上拉节点和恒压低电位端，并分别与N个所述上拉模块一一对应连接，分别用于在所述上拉节点的控制下，通过所述恒压低电位端，下拉所述上拉节点和所述第一级栅极驱动信号至所述第N级栅极驱动信号的电位。
[0009]在一些实施例中，每级所述GOA单元还包括复位模块，所述复位模块连接复位信号端、所述上拉节点和所述恒压低电位端，用于在所述复位信号端的控制下，通过所述恒压低电位端下拉所述上拉节点的电位。
[0010]在一些实施例中，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管的栅极和源极连接所述起始信号端，所述上拉控制晶体管的漏极连接所述上拉节点。
[0011]在一些实施例中，所述上拉模块包括上拉晶体管，所述上拉晶体管的栅极连接所述上拉节点，所述上拉晶体管的源极连接所述时钟信号端，所述上拉晶体管的漏极连接所述栅极驱动信号端。
[0012]在一些实施例中，所述上拉模块还包括自举电容，所述自举电容耦合于所述上拉节点和所述栅极驱动信号端之间。
[0013]在一些实施例中，所述下拉模块包括栅极驱动信号下拉晶体管，所述栅极驱动信号下拉晶体管的栅极连接所述上拉节点，所述栅极驱动信号下拉晶体管的源极连接所述恒
压低电位端，所述栅极驱动信号下拉晶体管的漏极连接所述栅极驱动信号端。
[0014]在一些实施例中，所述下拉模块还包括上拉节点下拉晶体管，所述上拉节点下拉晶体管的栅极和漏极连接所述上拉节点，所述上拉节点下拉晶体管的源极连接所述恒压低电位端。
[0015]在一些实施例中，所述复位模块包括复位晶体管，所述复位晶体管的栅极连接所述复位信号端，所述复位晶体管的源极连接所述恒压低电位端，所述复位晶体管的漏极连接所述上拉节点。
[0016]第二方面，本专利技术实施例还提供一种显示面板，包括如上所述的GOA电路。
[0017]本专利技术实施例提供的GOA电路及显示面板中，GOA电路中的每级GOA单元包括一个上拉控制模块和N个上拉模块，上拉控制模块连接起始信号端和上拉节点，用于在起始信号端的控制下，上拉上拉节点的电位；N个上拉模块均与上拉节点连接，并分别与第一时钟信号端至第N时钟信号端一一对应连接，分别用于在上拉节点的控制下，通过第一时钟信号端至第N时钟信号端，输出第一级栅极驱动信号至第N级栅极驱动信号。该GOA电路的每级GOA单元通过一个上拉控制模块输入起始信号上拉上拉节点的电位，从而打开N个上拉模块，然后向N个上拉模块依次输入时钟信号，以依次输出N级栅极驱动信号，由此使得每级GOA单元能依次输出N级栅级输出信号，从而驱动N行水平扫描线，这样能够减少GOA电路的占用空间，有利于实现显示面板的窄边框设计。
附图说明
[0018]下面结合附图，通过对本专利技术的具体实施方式详细描述，将使本专利技术的技术方案及其它有益效果显而易见。
[0019]图1为本专利技术实施例提供的GOA电路的总体结构示意图；
[0020]图2为本专利技术实施例提供的GOA电路的第一种具体结构示意图；
[0021]图3为图2所示的GOA电路的时序示意图。
具体实施方式
[0022]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0023]需要说明的是，本专利技术所有实施例为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。由于晶体管的源极和漏极是对称的，因此其源极和漏极是可以互换的。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请所有实施例采用的晶体管可以包括P型和/或N型晶体管两种，其中，P型晶体管在栅极为低电位时打开，在栅极为高电位时关闭；N型晶体管在栅极为高电位时打开，在栅极为低电位时关闭。
[0024]图1为本专利技术实施例提供的GOA电路的总体结构示意图，如图1所示，本专利技术实施例提供一种GOA电路，包括多级级联的GOA单元，每级GOA单元包括上拉控制模块100和N个上拉模块200，N为大于1的整数，其中：
[0025]上拉控制模块100连接起始信号端STV和上拉节点Q(图1中标识为Q1、Q2、Q3
……
Q(N))，用于在起始信号端STV的控制下，上拉上拉节点Q的电位；
[0026]N个上拉模块200均与上拉节点Q连接，并分别与第一时钟信号端CK1至第N时钟信号端CK(N)一一对应连接，分别用于在上拉节点Q的控制下，将第一时钟信号端CK1至第N时钟信号端CK(N)提供的时钟信号，输出到第一级栅极驱动信号端G(1)至第N级栅极驱动信号G(N)端。
[0027]需要说明的是，在本专利技术实施例的图1中，每个上拉模块200与上拉节点Q相连接的节点分别设置为Q1、Q2、Q3
……
Q(N)。
[0028]本专利技术实施例提供的GOA电路的每级GOA单元包括一个上拉控制模块100和N个上拉模块200，上拉控制模块100连接起始信号端STV和上拉节点Q，用于在起始信号端STV的控制下，上拉上拉节点Q的电位；N个上拉模块200均与上拉节点Q连接，并分别与第一时钟信号端CK1至第N时钟信号端CK(N)一一对应连接，分别用于在上拉节点Q的控制下，通过第一时钟信号端CK1至第N时钟信号端本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种GOA电路，其特征在于，包括多级级联的GOA单元，每级所述GOA单元包括上拉控制模块和N个上拉模块，N为大于1的整数，其中：所述上拉控制模块连接起始信号端和上拉节点，用于在所述起始信号端的控制下，上拉所述上拉节点的电位；N个所述上拉模块均与所述上拉节点连接，并分别与第一时钟信号端至第N时钟信号端一一对应连接，分别用于在所述上拉节点的控制下，将所述第一时钟信号端至所述第N时钟信号端提供的时钟信号，输出到第一级栅极驱动信号端至第N级栅极驱动信号端。2.如权利要求1所述的GOA电路，其特征在于，每级所述GOA单元还包括N个下拉模块，N个所述下拉模块均连接所述上拉节点和恒压低电位端，并分别与N个所述上拉模块一一对应连接，分别用于在所述上拉节点的控制下，通过所述恒压低电位端，下拉所述上拉节点和所述第一级栅极驱动信号至所述第N级栅极驱动信号的电位。3.如权利要求2所述的GOA电路，其特征在于，每级所述GOA单元还包括复位模块，所述复位模块连接复位信号端、所述上拉节点和所述恒压低电位端，用于在所述复位信号端的控制下，通过所述恒压低电位端下拉所述上拉节点的电位。4.如权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管的栅极和源极连接所述起始信号端，所述...

【专利技术属性】
技术研发人员：李佳龙，
申请(专利权)人：TCL华星光电技术有限公司，
类型：发明
国别省市：