一种基于FPGA实现的RA码运算电路及设计方法技术

本发明专利技术涉及一种基于ＦＰＧＡ实现的ＲＡ码运算电路及设计方法，属于数字通信技术的信道编码和大规模集成电路设计的技术领域。本发明专利技术包括编码电路和解码电路，根据编码交织图样设计一个编码交织映射表ＭＡＰ＿ＥＮＣ，编码控制逻辑根据ＭＡＰ＿ＥＮＣ通过简单运算直接从信息节点得到码节点；设计一个更新ｍ［ｕ，ｃ］交织映射表ＭＡＰ＿ＵＰＤ，更新ｍ［ｕ，ｃ］控制逻辑根据ＭＡＰ＿ＵＰＤ通过简单运算从ｍ［ｃ，ｕ］的信息得到ｍ［ｕ，ｃ］；设计一个判决输出交织映射表ＭＡＰ＿ＤＥＣ，判决输出控制逻辑根据ＭＡＰ＿ＤＥＣ通过简单运算从ｍ［ｕ，ｃ］的信息得到解码信息。本发明专利技术减少了ＲＡ码编解码的运算时间，提高了通信系统的信道编解码效率，可以方便地集成到数字通信系统的设计中，为信道编码基于ＲＡ码的通信专用芯片的设计提供了基础。

【技术实现步骤摘要】

本专利技术属于数字通信技术的信道编码和大规模集成电路设计的
，特别涉及一种基于现场可编程门阵列(FPGA)实现的RA码运算电路及设计方法。
技术介绍
信道编码是数字通信系统尤其是无线数字通信系统实现信号可靠传输的必要手段，在损失一定数据传输率和增加一定带宽需求的前提下，可以有效降低系统的误码率。 1993年，Berrou等人首次提出了一种性能接近Shannon理论极限的可实现的信道编码方案——Turbo码，掀起了信道编码界的一场革命。Turbo码的主要贡献在于采用了伪随机交织器交织编码，使其具有足够的随机性接近Shannon限；发现了迭代译码和置信传输的关系，提出了置信传输迭代译码的思想；导致了LDPC码的“再发现”，LDPC码具有良好的距离特性、小的译码错误概率和更低的译码复杂度。目前，Turbo码已经成为第三代移动通信的标准，LDPC码已经被纳入下一代卫星数字视频广播标准DVB-S2。 随着对Turbo码和LDPC码研究的深入，研究人员认为评价信道编码性能的标准是对于给定的信道，(1)线性时间编码，(2)线性时间译码，(3)具有任意接近信道容量的码率。对于Turbo码，满足线性时间编码的标准；对于LDPC码，其编码算法与码长呈二次关系，非规则的LDPC码在二进制抹去道(Binary ErasureChannel)上可满足条件(3)；但对于二进制对称信道(Binary Symmetric Channnel)和加性高斯白噪声(AWGN)信道，Turbo码和LDPC码的信道容量与迭代译码的阈值之间具有一定的距离。1998年，Divsalar、Jin和McEliece提出了RA码，RA码具有线性时间编码和线性时间译码的特点，是一种简单的TLC(Turbo Like Codes)码，具有Turbo码和LDPC码同样优越的性能，受到信道编码界的广泛关注。 RA码的经典译码算法为信息传递译码算法，又称置信传输(Belief Propagation，BP)算法，BP算法具有复杂的非线性运算，不适合硬件电路实现，运算效率较低，影响了其在实际通信系统中的应用。最小和算法是RA码的一种简化译码算法，其在损失一定性能的前提下，可大大简化译码过程的复杂度，与BP算法相比，最小和算法产生了同样的硬判决，但对信息的可靠性进行了过估计。最小和算法是以降低性能为代价的，为了提高性能又不过多地增加算法复杂度，研究人员在最小和算法的基础上，进一步提出了归一化算法和偏移算法，取得了性能和复杂度的一种平衡。
技术实现思路
本专利技术要解决的技术问题是提供一种RA码编解码的快速运算电路实现方案，加快RA码编解码的运算过程，提高通信系统的信道编码效率；提供一种RA码编解码的硬件逻辑电路实现方案，可以方便地集成到数字通信系统的设计中，为信道编码基于RA码的数字通信专用芯片的设计提供基础。 为解决上述技术问题，基于RA码的最小和算法及其改进的归一化算法、偏移算法，本专利技术提出了一种基于FPGA实现的RA码快速运算电路及其设计方法。给出了编码电路和解码电路的系统结构。为保证快速运算，提出的方法包括(1)针对电路实现，设计了一种简化的RA码编码结构；(2)根据编码交织图样设计了一个编码交织映射表MAP_ENC，编码控制逻辑根据MAP_ENC通过简单运算直接从信息节点得到码节点，简化了运算过程，加快了编码速率；(3)根据编码交织图样设计了一个更新m映射表MAP_UPD，更新m控制逻辑根据MAP_UPD通过简单运算从m的信息得到m，简化了运算过程，加快了更新速率；(4)根据编码交织图样设计了一个判决输出交织映射表MAP_DEC，判决输出控制逻辑根据MAP_DEC通过简单运算从m的信息得到解码信息。 如前所述，本专利技术基于RA码的最小和算法、归一化算法和偏移算法实现，各个算法原理描述如下。 附图1所示为RA码编译码过程的示意图(信息分组长度为2，重复次数为3，交织图样为π＝(1，2，5，3，4，6))，虚线为编码过程，实线为译码过程。 RA码的编码过程是一个单向过程，设信息位为ui(ui∈U，i＝1，2，Λ，N)，N为信息分组长度，设重复次数为Q，则校验位和码位的长度均为QN，校验位表示为cj(cj∈C，j＝1，2，Λ，QN)，码位表示为yj(yj∈Y，j＝1，2，Λ，QN)，则RA码编码过程可描述为cj是ui按照交织图样π的映射；cj和yj的关系由(1)式确定。 RA码的译码过程是一个循环迭代过程，译码过程需要传递两类信息信息节点与校验节点之间的信息m、m，校验节点与码节点之间的信息m、m。译码算法采用最小和算法的译码过程如下，其中E为所有边的集合。 ①初始化将m、m、m、m都置为0； ②根据译码输入的信息yR计算信息的概率B(y)＝-2yR/σ2，σ为与信道特性相适应的一个参数； ③更新m， ④更新m， ⑤更新m， m＝∑c′m c′≠c，(c′，u)∈E(4) ⑥更新m， ⑦判决输出，将上述步骤③到⑥重复执行K次后，计算s(u)＝∑cm，u∈U，如果s(u)≥0，则比特u判决为1，否则判决为0。 归一化算法和偏移算法都是对最小和算法的一种修正算法。最小和算法在步骤④更新m和步骤⑥更新m中输出结果跟经典的BP算法相比进行了可靠性的过估计，要提高系统的性能，需要对最小和算法的步骤④和步骤⑥的输出进行修正，使其接近BP算法的输出。 归一化算法采用的措施是引进一个非零因子α，α为最小和算法输出的绝对值的均值跟BP算法输出的绝对值的均值的比值，将最小和算法的输出跟非零因子α相乘，使最小和算法的输出接近BP算法的输出。 偏移算法采用的措施是引进一个非零常数β，β为BP算法输出的绝对值的均值跟最小和算法输出的绝对值的均值的差值，将最小和算法的输出跟非零常数β相加，使最小和算法的输出接近BP算法的输出。 根据RA码编码算法原理，本专利技术提出的RA码编码电路包括发送信息缓存控制逻辑、编码控制逻辑、并/串转换逻辑、原始信息缓冲区、编码信息缓冲区、编码交织映射表MAP_ENC等模块。所述的发送信息缓存控制逻辑负责将发送信息写入到原始信息缓冲区和启动编码控制逻辑；所述的并/串转换逻辑负责将编码信息缓冲区的数据进行并/串转换后发送给后续处理电路；所述的编码控制逻辑是RA编码电路的核心，其根据编码交织映射表MAP_ENC的内容读取原始信息缓冲区的数据，通过相应运算，得到编码信息，写入到编码信息缓冲区。 所述的RA编码电路的电路结构是一种根据RA编码原理的简化结构，该结构省略了校验节点的存储，简化了运算过程，加快了运算速度，简化结构码节点直接由信息节点获得，关系式如(6)所示，其中MAP_ENC为编码交织映射表。 所述的RA编码电路的编码交织映射表MAP_ENC是一个反映编码信息和原始信息映射关系的地址索引表，其内容是按照校验节点的顺序，根据编码交织图样获得的与校验节点对应的信息节点的下标，对应到电路实现中，就是原始信息在缓冲区存储的位地址。 根据RA码译码算法原理，本专利技术提出的RA码解码电路包括信息采集/处理/存储控制逻辑、更新m控制逻辑、更新m控制逻辑、更新m控制逻辑、更新m控制逻辑、迭代次数控制本文档来自技高网...

【技术保护点】
一种基于ＦＰＧＡ实现的ＲＡ码运算电路，其特征在于，编码电路包括发送信息缓存控制逻辑模块、原始信息缓冲区模块、编码控制逻辑模块、编码信息缓冲区模块、并／串转换逻辑模块、编码交织映射表ＭＡＰ＿ＥＮＣ；解码电路包括信息采集／处理／存储控制逻辑、更新ｍ［ｙ，ｃ］控制逻辑模块、更新ｍ［ｃ，ｕ］控制逻辑模块、更新ｍ［ｕ，ｃ］控制逻辑模块、更新ｍ［ｃ，ｙ］控制逻辑模块、迭代次数控制逻辑模块、Ｂ（ｙ）缓存模块、ｍ［ｃ，ｙ］缓存模块、ｍ［ｙ，ｃ］缓存模块、ｍ［ｃ，ｕ］缓存模块、ｍ［ｕ，ｃ］缓存模块、数据判决输出逻辑模块、更新ｍ［ｕ，ｃ］交织映射表模块ＭＡＰ＿ＵＰＤ、判决输出交织映射表ＭＡＰ＿ＤＥＣ；所述的发送信息缓存控制逻辑负责将发送信息写入到原始信息缓冲区和启动编码控制逻辑；所述的并／串转换逻辑负责将编码信息缓冲区的数据进行并／串转换后发送给后续处理电路；所述的编码控制逻辑是ＲＡ编码电路的核心，其根据编码交织映射表ＭＡＰ＿ＥＮＣ的内容读取原始信息缓冲区的数据，通过相应运算，得到编码信息，写入到编码信息缓冲区；所述的信息采集／处理／存储控制逻辑负责接收信息的预处理、计算Ｂ（ｙ）并将Ｂ（ｙ）写入到Ｂ（ｙ）缓存、启动解码迭代过程；所述的更新ｍ［ｙ，ｃ］控制逻辑负责在每次迭代运算中按照算法原理更新ｍ［ｙ，ｃ］的值并将更新的值写入到ｍ［ｙ，ｃ］缓存；所述的更新ｍ［ｃ，ｕ］控制逻辑负责在每次迭代运算中按照算法原理更新ｍ［ｃ，ｕ］的值并将更新的值写入到ｍ［ｃ，ｕ］缓存；所述的更新ｍ［ｕ，ｃ］控制逻辑负责在每次迭代运算中按照算法原理更新ｍ［ｕ，ｃ］的值并将更新的值写入到ｍ［ｕ，ｃ］缓存，更新ｍ［ｕ，ｃ］控制逻辑根据映射表ＭＡＰ＿ＵＰＤ读取ｍ［ｃ，ｕ］的值，经过简单运算，得到ｍ［ｕ，ｃ］的更新值；所述的更新ｍ［ｃ，ｙ］控制逻辑负责在每次迭代运算中按照算法原理更新ｍ［ｃ，ｙ］的值并将更新的值写入到ｍ［ｃ，ｙ］缓存；所述的迭代次数控制逻辑负责对迭代运算过程的控制，若达到了预设的迭代次数，结束解码过程，启动判决输出逻辑，若没有达到预设的迭代次数，解码过程继续；所述的数据判决输出逻辑负责解码信息的判决，根据判决输出交织映射表ＭＡＰ＿ＤＥＣ的内容，读取相应的ｍ［ｕ，ｃ］的值，经过运算，判决输出解码信息。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王沁，刘兰军，王建国，张晓彤，黎明，刘金龙，王有华，
申请(专利权)人：北京科技大学，
类型：发明
国别省市：11[中国|北京]