描述了存储器装置、包含存储器装置的系统以及操作存储器装置的方法，其中存储器装置经配置以将可变延迟添加到命令。可由主机装置(例如，测试设备)使用所述存储器装置的测试模式提供所述可变延迟。替代地，所述可变延迟可存储于所述存储器装置的非易失性存储器(NVM)组件中。另外，可设定所述存储器装置的模式寄存器以指示所述命令与存储于所述NVM组件中的所述可变延迟相关联。另外，所述存储器装置可包含经配置以将所述可变延迟添加到所述命令的延迟组件。此类可变延迟便于跨多个存储器装置交错地执行所述命令，以便避免(或缓解)与从连接到所述存储器装置的电源汲取的瞬时、大量的电流有关的问题。的电流有关的问题。的电流有关的问题。
Semiconductor device with selective command delay and associated method and system
【技术实现步骤摘要】
【国外来华专利技术】具有选择性命令延迟的半导体装置及相关联方法和系统
[0001]相关申请的交叉引用
[0002]本申请要求于2020年4月3日提交的第16/839,371号美国专利申请和于2019年12月31日提交的第62/955,701号美国临时申请的权益，所述美国临时申请以全文引用的方式并入本文中。
[0003]本公开大体上涉及半导体装置，且更具体地说，涉及具有选择性命令延迟的半导体装置以及相关联的方法和系统。
技术介绍
[0004]存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等各种电子装置相关的信息。常常提供存储器装置作为计算机或其它电子装置中的内部、半导体集成电路和/或外部可移动装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等的易失性存储器需要经施加功率的源来维持其数据。相比之下，非易失性存储器即使当无外部供电时也可保持其存储数据。非易失性存储器可用于各种技术中，包含快闪存储器(例如，NAND和NOR)相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。改进存储器装置通常可包含增加存储器信元密度、提高读取/写入速度或以其它方式减小操作时延、提高可靠性、增加数据保持、减少功率消耗或降低制造成本，以及其它度量。
附图说明
[0005]图1是示意性地说明根据本专利技术技术的实施例的存储器装置的框图。
[0006]图2是示意性地说明根据本专利技术技术的实施例的存储器装置的命令解码器的框图。
[0007]图3示出了说明根据本专利技术技术的实施例的将可变延迟引入到涉及系统中的存储器装置的命令的方案的框图。
[0008]图4示出了说明根据本专利技术技术的实施例的将可变延迟引入到涉及系统中的存储器装置的命令的方案的定时图。
[0009]图5是示意性地说明根据本专利技术技术的实施例的存储器系统的框图。
[0010]图6和7是说明根据本专利技术技术的实施例的操作存储器装置的方法的流程图。
具体实施方式
[0011]多个存储器装置可以经布置以共享存储器模块(例如，双列直插式存储器模块(DIMM)、高带宽存储器(HBM)模块、耦合到经配置以用于并行测试的测试设备的存储器装置群组)中的公共电源。共享电源的存储器装置的数量可以出于各种原因而增加——例如为
了增加HBM模块的存储容量，为了提高在并行测试环境中共享的资源的效率——而电源可以经配置以在任何给定时间提供有限量的功率(例如，从中汲取的有限量的电流)。存储器装置的某些操作(例如，分别与刷新命令、预充电命令或激活命令相关联的操作)相比于其它操作(例如，读取操作、写入操作)可以从电源汲取相对更大量的电流。因此，当多个存储器装置同时执行此类操作时，电源可能无法向每个存储器装置提供必需量的电流，这可能会妨碍多个存储器装置恰当地执行操作——例如存储器装置的速度测试不准确、HBM模块未能满足功率和/或速度规范。
[0012]本专利技术技术的数个实施例涉及存储器装置、包含存储器装置的系统以及操作存储器装置的方法，其中所述存储器装置经配置以针对一组选定命令引入可变延迟。如本文中所阐述，存储器装置可包含延迟组件，其可经编程以引起针对待在存储器装置处执行的命令的可变延迟。特定量的针对命令的延迟可基于数个因素，例如操作环境(例如，并行地测试额外存储器装置和存储器装置的测试环境，存储器装置与额外存储器装置一起执行主机装置(例如，存储器控制器、处理器)所请求的任务的本机环境)，存储器装置相对于操作环境中的其它存储器装置执行命令的次序、命令的操作特性、耦合到存储器装置(和额外存储器装置)的电源的配置等。另外，在一些情况下，存储器装置可以绕过(或去激活)延迟组件，以便不对命令产生任何延迟。
[0013]参考图1描述了支持本专利技术技术的实施例的存储器装置。参考图2提供了对存储器装置(例如，经配置以选择性地将可变延迟添加到一或多个命令的命令解码器)的更详细描述。图3说明了将可变延迟引入到涉及操作环境(例如，测试环境、本机环境)中的此类存储器装置的命令的方案。图4描述了根据本专利技术技术的实施例的基于可变延迟执行命令的此类存储器装置的各种定时。参考图5描述了支持本专利技术技术的实施例的存储器系统。参考图6和7描述了说明操作存储器装置的方法的流程图。
[0014]图1是示意性地说明根据本专利技术技术的实施例的存储器装置100的框图。存储器装置100可包含存储器信元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，图1的实例中的存储体0
‑
15)，且每个存储体可包含多个字线(WL)、多个位线(BL)，以及布置在字线(例如，m个字线，也可称为行)与位线(例如，n个位线，也可称为列)的相交点处的多个存储器信元(例如，m
×
n个存储器信元)。存储器信元可包含数种不同存储器媒体类型中的任一个，包含电容式、相变式、磁阻式、铁电式等。在一些实施例中，存储器阵列150的一部分可经配置以存储ECC奇偶校验位。对字线WL的选择可由行解码器140执行，并且对位线BL的选择可由列解码器145执行。感测放大器(SAMP)可针对对应位线BL提供且连接到至少一个相应本地I/O线对(LIOT/B)，其继而可经由可充当开关的传送门(TG)耦合到至少一个相应主I/O线对(MIOT/B)。存储器阵列150还可包含板线和用于管理其操作的对应电路系统。
[0015]存储器装置100可采用包含耦合到命令总线和地址总线的命令和地址端子的多个外部端子，以分别接收命令信号CMD和地址信号ADDR。存储器装置可以进一步包含：用以接收芯片选择信号CS的芯片选择端子；用以接收时钟信号CK和CKF的时钟端子；用以接收数据时钟信号WCK和WCKF的数据时钟端子；数据端子DQ、RDQS、DBI(用于数据总线转位功能)和DMI(用于数据掩码转位功能)；电源端子VDD、VSS、VDDQ和VSSQ。
[0016]可从外部向命令端子和地址端子供应地址信号和存储体地址信号。供应到地址端
子的地址信号和存储体地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140(可称为行驱动器)，且将经解码列地址信号(YADD)供应到列解码器145(可称为列驱动器)。地址解码器110也可接收ADDR输入的存储体地址部分并且将经解码存储体地址信号(BADD)和存储体地址信号供应给行解码器140和列解码器145两者。
[0017]可从存储器控制器向命令和地址端子供应命令信号CMD、地址信号ADDR和芯片选择信号CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，刷新命令、激活命令、预充电命令、可包含读取命令和写入命令的存取命令)。选择信号CS可用于选择存储器装置1本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种设备，其包括：存储器阵列；第一延迟组件，其存储第一延迟，且经配置以对涉及所述存储器阵列的第一命令产生所述第一延迟；与所述存储器阵列和所述第一延迟组件耦合的外围电路，所述外围电路经配置以：从主机装置接收所述第一命令；确定所述半导体装置的测试模式是被激活还是被去激活；以及在所述测试模式被激活时启用所述第一延迟组件，并且在所述测试模式被去激活时绕过所述第一延迟组件。2.根据权利要求1所述的半导体装置，其中当所述测试模式被激活时，所述外围电路在存储于所述第一延迟组件中的所述第一延迟到期之后执行所述第一命令。3.根据权利要求1所述的半导体装置，其中当所述测试模式被去激活时，所述外围电路在无延迟的情况下执行所述第一命令。4.根据权利要求1所述的半导体装置，其中所述第一延迟组件包含串联布置的一或多个逻辑组件。5.根据权利要求1所述的半导体装置，其中所述第一命令对应于预充电命令、激活命令或刷新命令。6.根据权利要求1所述的半导体装置，其进一步包括：第二延迟组件，其经配置以存储所述第一延迟或第二延迟，且经配置以对涉及所述存储器阵列的第二命令产生所述第一延迟或所述第二延迟，其中所述第二延迟存储于所述半导体装置的非易失性存储器组件中。7.根据权利要求6所述的半导体装置，其中所述外围电路进一步经配置以：当所述测试模式被去激活时，确定所述第二命令是否与所述第二延迟相关联；以及当所述第二命令与所述第二延迟相关联时激活所述第二延迟组件，并且当所述第二命令不与所述第二延迟相关联时绕过所述第二延迟组件。8.根据权利要求7所述的半导体装置，其中当所述测试模式被去激活且所述第二命令与所述第二延迟相关联时，所述外围电路在所述第二延迟到期之后执行所述第二命令。9.根据权利要求7所述的半导体装置，其中当所述测试模式被去激活且所述第二命令不与所述第二延迟相关联时，所述外围电路在无延迟的情况下执行所述第二命令。10.根据权利要求6所述的半导体装置，其中所述第二命令对应于刷新命令。11.一种方法，其包括：从主机装置接收与涉及存储器装置的命令相关联的持续时间；利用所述持续时间对所述存储器装置的延迟组件进行编程，其中所述延迟组件经配置以在于其...
【专利技术属性】
技术研发人员：B，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。