一种高性能时间数字转换器电路架构制造技术

本发明专利技术公开了一种高性能时间数字转换器电路架构，它包括产生低位数据的延时链环路、产生高位数据的计数器和一个补偿控制源；由所述延时链环路进行低位计数并将此信号以特定的周期传输给所述计数器，所述计数器对此特定的周期的信号时间进行累加，作为时间数字转换器的高位；所述补偿控制源对所述延时链环路的电压信号进行补偿、控制；具有计时精度高，最小时间分辨率即一级缓冲器传输延时；处理速度快，计时结束，数据实时产生，无需额外处理时间；由锁存器输出接高位计数器，保证了循环和进位的正确性；引入补偿控制源，保证在各种温度，电压，工艺等偏差下系统的一致性；对组成电路的各个模块要求不高，易于实现的优点。

【技术实现步骤摘要】

本专利技术涉及一种电路架构，特别涉及一种把时间间隔转换为数字信号的高性能时间数字转换器电路架构。
技术介绍
所谓TDC(Time-to-Digital Converters)即时间数字转换器，是一种把时间间隔转换为数字信号的计时器。最基本的时间数字转换器是利用一个计数器在待测时间范围内，对一串数字脉冲进行计数；尽管现有的振荡器计数可以实现稳定的高速脉冲，但是随之而来的功耗和噪声是难以接受的。真正行之有效的方法是利用较低的计时频率进行大的时间测量，对不足这一计时时间一个周期的部分时间做特殊处理，实现精确测量。对于这种需要特殊处理的精确测量，常见的几种计时方法如下电容电压法在待测部分范围内，利用一个电流对电容充电，充满后放电，一个充放电周期记为一个周期，不到一个周期的时间，电容电压随该充电时间而不同，再利用一个模数转换器ADC把该电压量转为数字量，即可实现不到一个周期的精确测量；这种方法的不足之处是需要一个高精度的模数转换器ADC，这个模数转换器ADC设计本身需要一系列复杂的考虑；保证电容电压的线性度也是一个难点，同时该充电电流也容易受外界条件干扰。时间延展法类似上面一种方法，不同之处在于，在待测时间结束时，利用一个比充电电流小得多的额定电流对电容放电，只到电容电压降到充电起始电压为止，在放电过程中利用计数器计量这一被放大多倍的时间；虽然该方案相对上一方案有很大改进，但是为了获得较高的精度，需要充电电流比放电电流大很多倍，为了使得这个比例足够大，需要放电电流很小，充电电流很大。而太小的放电电流容易受到干扰，过大的充电电流也不现实。在计时时段结束后，还需要一个专门的处理时间对电容缓慢放电，无法实现连续的时间数字转换。游标卡尺法基本原理是产生三组脉冲波形，一组参考脉冲，两组触发脉冲，两组触发脉冲周期相同但是与参考脉冲周期有微小差别，三个计数器分别计算三组脉冲数；起始脉冲开始后，起始计数器计算起始脉冲的个数，当起始脉冲与参考脉冲重叠时，停止计数；同样地，结束计数器计算结束脉冲开始到与参考脉冲重叠时的个数，参考计数器计算开始脉冲和结束脉冲开始之间的参考脉冲个数；该方法的解析度由两种脉冲的周期差决定，不足之处是，需要很高鉴别相位差的见相器，在计时时段结束后，也需要额外的时间等候结束脉冲和参考脉冲重合，无法实现连续时间数字转换。
技术实现思路
本专利技术所要解决的技术问题在于提供一种高性能时间数字转换器电路架构，采用全数字的方法，利用CMOS门级延时做最小计时单位，计时精度高。本专利技术所要解决的技术问题可以通过以下技术方案来实现一种高性能时间数字转换器电路架构，其特征在于，它包括产生低位数据的延时链环路、产生高位数据的计数器和一个补偿控制源；由所述延时链环路进行低位计数并将此信号以特定的周期传输给所述计数器，所述计数器对此特定的周期的信号时间进行累加，作为时间数字转换器的高位；所述补偿控制源对所述延时链环路的电压信号进行补偿、控制。所述延时链环路由延时单元环路、比较器、锁存器、编码器和初始化单元构成；起始信号STA通过所述初始化单元使所述延时单元环路导通，所述延时单元环路通过比较器转换为数字信号，由锁存器输出，最后一级锁存器输出作为进位信号；结束信号END使所述锁存器将该时刻的数据锁存并将锁存的数据传输给编码器，由编码器将数据转换并作为时间数字转换器的低位输出。所述延时单元环路由若干全差分缓冲器连接构成，所述最后一级缓冲器和第一级缓冲器反相连接，其余的每级缓冲器与后一级缓冲器同相连接。所述缓冲器由P沟道场效应管、信号开关EN、MOS管MP1、MP2、MN1、MN2、MN3、MN4构成；MOS管MN1、MN2、MN3、MN4的源极互相连接，然后接地；MOS管MN1、MN3的栅极互相连接，然后依次连接MOS管MN2、MN3的漏极，接输出端OUT-，MOS管MN2、MN4的栅极互相连接，然后依次连接MOS管MN4、MN1的漏极，接输出端OUT+；电源电压VDD接P沟道场效应管的源极，补偿控制源的电压信号VBP接入P沟道场效应管的栅极，P沟道场效应管的漏极通过信号开关EN分别连接到MOS管MP1、MP2的源极，MOS管MP1、MP2的漏极分别接输出端OUT-和输出端OUT+，MOS管MP1、MP2的栅极分别接输入端IN+、IN-，形成双端输入双端输出的全差分结构，通过压控电流源控制传输延时。所述计数器为由若干个D触发器构成的行波计数器，对延时链环路给出的进位信号进行计数，作为时间数字转换器的高位输出。所述控制补偿源包括低压降电压调节器LDO、电流源缓冲器、PMOS电流镜、NMOS电流镜、偏置电压输出管和电流设置电阻；所述低压降电压调节器LDO依次连接PMOS电流镜、电流源缓冲器、NMOS电流镜和电流设置电阻，提供内部工作电压AVDD和一系列参考电压；所述电流源缓冲器和电流设置电阻互相连接，作用产生原始参考电流，经过PMOS电流镜和NMOS电流镜镜像后，通过偏置电压输出管输出电压信号VBP。在所述PMOS电流镜和低压降电压调节器LDO之间设有具有分流作用的PMOS补偿管，其栅极连接低压降电压调节器LDO，漏极连接PMOS电流镜。在所述NMOS电流镜和低压降电压调节器LDO之间设有具有分流作用的NMOS补偿管，其栅极连接低压降电压调节器LDO，漏极连接NMOS电流镜。所述偏置电压输出管的电源电压接电源电压VDD。所述低压降电压调节器LDO由基准源BANDGAP、误差放大器、输出管和分压电阻构成；基准源BANDGAP的一端接入误差放大器输入端的负极，另一端接入电流源缓冲器，误差放大器输入端的正极接入分压电阻之间，误差放大器输出端接输出管的栅极，输出管的漏极依次连接分压电阻，进行分压并输出。本专利技术的原理如下由延时链环路实现低位计数，其核心部分由n(n为正整数)个缓冲器构成，每级缓冲器有一个传输延时时间Δt，经过2nΔt后各个缓冲器实现了一个周期的翻转回到2nΔt之前的状态，其周期T＝2nΔt，缓存器的输出数据由锁存器锁存；低位计数器的进位端由最后一级缓冲器的数据锁存输出给高位计数器，低位计数器运行一个周期高位计数器计数累加1，最后一级缓冲器的锁存数据进位，可以保证在停止计数的那一刻，低位数据的循环和进位是匹配的。计数器对延时链环路送来的周期为T的信号进行计数，每一个时间T计数器累加1，作为时间数字转换器TDC的高位；时间T是最小计数精度Δt的2n倍(n即延时链环路级数)，选取合适的n，保证计数器能够对周期为T的信号作出正确的计数；高位计数器的最后一位为溢出位，当计数器计到最后一位翻转时，即表示计数超出范围。对于CMOS电路实现的延时链环路，当外部条件变化时每一级缓冲器的传输延时Δt会发生变化，外部环境变化主要有温度变化，电源电压变化一级生产制造中的工艺偏差，在补偿控制源的作用下，Δt的波动范围被大大的缩小，使得时间数字转换器TDC读数在各种条件下有很好的一致性。本专利技术的一种高性能时间数字转换器电路架构具有如下的优点1、计时精度高，最小时间分辨率即一级缓冲器传输延时。2、处理速度快，计时结束，数据实时产生，无需额外处理时间。3、由锁存器输出接高位计数器，保证了循环和进位的正确性。4、引入补偿控制源，保证在各种温度，电压，工艺等偏差本文档来自技高网...

【技术保护点】
一种高性能时间数字转换器电路架构，其特征在于，它包括产生低位数据的延时链环路、产生高位数据的计数器和一个补偿控制源；由所述延时链环路进行低位计数并将此信号以特定的周期传输给所述计数器，所述计数器对此特定的周期的信号时间进行累加，作为时间数字转换器的高位；所述补偿控制源对所述延时链环路的电压信号进行补偿、控制。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴珂，程剑涛，孙洪军，
申请(专利权)人：启攀微电子上海有限公司，
类型：发明
国别省市：31[中国|上海]