包括具有突出部的字线结构的三维半导体装置制造方法及图纸

本申请涉及包括具有突出部的字线结构的三维半导体装置。提供了三维存储器装置。该三维存储器装置可以包括：基板；公共电极层，其位于基板上；字线层叠体，其设置在公共电极层上，该字线层叠体具有交替层叠的层间绝缘层和字线结构；以及垂直沟道柱，其贯穿字线层叠体，该垂直沟道柱电连接至公共电极层。字线结构中的每一个包括具有第一垂直宽度的主体部和具有大于第一垂直宽度的第二垂直宽度的延伸部。延伸部邻接垂直沟道柱。伸部邻接垂直沟道柱。伸部邻接垂直沟道柱。

Three dimensional semiconductor device including a word line structure with a protrusion

【技术实现步骤摘要】
包括具有突出部的字线结构的三维半导体装置


[0001]本公开涉及包括具有突出部的字线结构的三维(3D)半导体装置以及制造该3D半导体装置的方法。

技术介绍

[0002]已经提出了具有高集成度的3D半导体装置。3D半导体装置可以通过根据字线结构和沟道层之间的电场俘获电荷来存储数据。

技术实现思路

[0003]本公开的实施方式提供了被配置为加宽电场的字线结构和具有该字线结构的3D半导体装置。
[0004]本公开的实施方式提供了具有提高的电荷俘获能力的字线结构和具有该字线结构的3D半导体装置。
[0005]根据本公开的实施方式的三维存储器装置可以包括：基板；公共电极层，其位于基板上；字线层叠体，其设置在公共电极层上，该字线层叠体具有交替层叠的层间绝缘层和字线结构；以及垂直沟道柱，其贯穿字线层叠体，该垂直沟道柱电连接至公共电极层。字线结构中的每一个包括具有第一垂直宽度的主体部和具有大于第一垂直宽度的第二垂直宽度的延伸部。延伸部邻接垂直沟道柱。
[0006]根据本公开的实施方式的三维存储器装置可以包括：基板；公共电极层，其位于基板上；字线层叠体，其设置在公共电极层上，字线层叠体包括交替层叠的层间绝缘层和字线结构；以及垂直沟道柱，其贯穿字线层叠体并电连接至公共电极层。字线结构中的每一个包括位于层间绝缘层之间的主体部和与垂直沟道柱接触的延伸部。延伸部包括从主体部的顶表面向上突出的上突出部和从主体部的底表面向下突出的下突出部。
[0007]根据本公开的实施方式的半导体装置可以包括：字线层叠体，其设置于公共电极层上方，该字线层叠体包括交替层叠的层间绝缘层和字线结构。字线结构中的每一个可以包括主体部和位于主体部的一端的延伸部。延伸部可以与垂直沟道柱接触。延伸部可以包括在主体部的顶表面上方垂直向上延伸的上突出部和在主体部的底表面下方垂直向下延伸的下突出部。
附图说明
[0008]图1是根据本公开的实施方式的3D半导体装置的示意性纵向截面图。
[0009]图2A是图1的区域A的放大图。
[0010]图2B是用于说明本公开的实施方式的字线结构的操作的图。
[0011]图3A至图3D是示意性例示了根据本公开的实施方式的字线结构40的图。
[0012]图4A至图4L是例示了根据本公开的实施方式的制造3D半导体装置的方法的图。
[0013]图5和图6是例示了根据本公开的实施方式的存储器系统的配置的框图。
[0014]图7和图8是例示了根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0015]下面参照附图详细描述所公开技术的各种示例和实施方式。附图可以不一定按比例绘制，并且在一些情况下，附图中至少一些结构的比例可以被夸大以清楚地例示所描述的示例或实施方式的一些特征。在具有多层结构中的两个或多个层的附图或描述中呈现特定示例时，所示的这些层的相对位置关系或这些层的布置顺序反映了所描述或例示的示例的特定实施方式，并且不同的相对位置关系或这些层的布置顺序也是可行的。此外，所描述或例示的多层结构的示例可能未反映存在于该特定多层结构中的所有层(例如，在例示的两个层之间可以存在一个或更多个附加层)。作为特定示例，当所描述或例示的多层结构中的第一层被称为在第二层“上”或“上方”或在基板“上”或“上方”时，第一层可以直接形成在第二层或基板上，然而，在其它实施方式或示例中可以包括其中在第一层和第二层或基板之间存在一个或更多个其它居间层的多层结构。
[0016]图1是根据本公开的实施方式的3D半导体装置100的示意性纵向截面图。参照图1，根据本公开的实施方式的3D半导体装置100可以包括形成在基板10上的逻辑电路层20以及形成在逻辑电路层20上的字线层叠体WS、垂直沟道柱50、接触插塞61、下互连绝缘层62、位线63和上互连绝缘层64。
[0017]基板10可以包括半导体材料。例如，基板10可以包括单晶硅晶圆、外延生长硅层、绝缘体上硅(SOI)、化合物半导体以及其它半导体层中的一种。
[0018]逻辑电路层20可以包括晶体管21、逻辑互连件23、逻辑绝缘层25和公共电极层27。晶体管21可以包括设置在基板10上的栅极和形成在基板10中的源极/漏极。逻辑互连件23可以包括多层金属层。逻辑绝缘层25可以围绕晶体管21和逻辑互连件23以使它们彼此绝缘。公共电极层27可以设置在逻辑电路层20的最上端部分。公共电极层27可以包括掺杂有N型离子的多晶硅层、金属层(诸如，例如钨(W))、金属化合物层(诸如，例如钛氮化物(TiN))、或金属硅化物层。公共电极层27可以具有板状。
[0019]字线层叠体WS可以包括交替层叠的层间绝缘层30和字线结构40。层间绝缘层30可以在垂直方向上使公共电极层27和字线结构WS绝缘。层间绝缘层30可以包括硅氧化物(SiO2)。字线结构40中的每一个可以包括导电材料。
[0020]垂直沟道柱50可以垂直贯穿字线层叠体WS，以电连接至公共电极层27。垂直沟道柱50可以向下突出到公共电极层27中。
[0021]下互连绝缘层62可以形成在字线层叠体WS和垂直沟道柱50上。
[0022]接触插塞61可以穿过下互连绝缘层62，以电连接至垂直沟道柱50。接触插塞61可以具有柱状。
[0023]上互连绝缘层64可以形成在下互连绝缘层62和接触插塞61上。
[0024]位线63可以连接至接触插塞61并且可以具有平行线的形状。
[0025]下互连绝缘层62和上互连绝缘层64可以包括硅氧化物(SiO2)。接触插塞61和位线63可以包括金属(诸如，例如钨(W))或金属氮化物(诸如，例如钛氮化物(TiN))。
[0026]图2A是图1的区域A的放大图。参照图2A，垂直沟道柱50可以包括绝缘芯柱51、沟道层52、隧穿层53、电荷俘获层54、阻挡绝缘层55和缓冲器层56。
[0027]芯柱51可以设置在中央。芯柱51可以包括绝缘材料，诸如，例如硅氧化物(SiO2)。
[0028]沟道层52可以具有围绕芯柱51的侧表面的圆筒形状。沟道层52可以包括半导体材料，诸如，例如硅。
[0029]隧穿层53可以具有围绕沟道层52的侧表面的圆筒形状。隧穿层53可以包括绝缘材料，诸如，例如硅氧化物(SiO2)。
[0030]电荷俘获层54可以具有围绕隧穿层53的侧表面的圆筒形状。电荷俘获层54可以包括高k材料，诸如，例如硅氮化物(SiN)。
[0031]阻挡绝缘层55可以具有围绕电荷俘获层54的侧表面的圆筒形状。阻挡绝缘层55可以提供势垒。阻挡绝缘层55可以具有比电荷俘获层54高的功函数。阻挡绝缘层55可以包括金属绝缘材料，诸如，例如铝氧化物(Al2O3)。
[0032]缓冲器层56可以具有围绕阻挡绝缘层55的侧表面的圆筒形状。缓冲器层56可以包括比阻挡绝缘层55更软的绝缘材料，诸如，例如硅氧化物(SiO2)。
[0033]在实施方式中，阻挡绝缘层5本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体装置，该三维半导体装置包括：基板；公共电极层，该公共电极层位于所述基板上；字线层叠体，该字线层叠体设置在所述公共电极层上，该字线层叠体具有交替层叠的层间绝缘层和字线结构；以及垂直沟道柱，该垂直沟道柱贯穿所述字线层叠体，该垂直沟道柱电连接至所述公共电极层，其中，所述字线结构中的每一个包括具有第一垂直宽度的主体部和具有大于所述第一垂直宽度的第二垂直宽度的延伸部，并且所述延伸部邻接所述垂直沟道柱。2.根据权利要求1所述的三维半导体装置，其中，所述延伸部包括从所述主体部的顶表面向上突出的上突出部和从所述主体部的底表面向下突出的下突出部。3.根据权利要求2所述的三维半导体装置，其中，所述主体部包括字线芯和阻挡金属层，该阻挡金属层围绕所述字线芯的顶表面和底表面以与所述层间绝缘层中的相应层间绝缘层接触，并且所述延伸部包括所述字线芯、围绕所述字线芯的顶表面和底表面的所述阻挡金属层、以及部分地围绕所述阻挡金属层以与所述垂直沟道柱接触的衬层。4.根据权利要求3所述的三维半导体装置，其中，所述衬层形成在所述上突出部和所述下突出部处，并且所述衬层不形成在所述阻挡金属层与所述垂直沟道柱之间的界面处。5.根据权利要求3所述的三维半导体装置，其中，所述衬层包括具有大于10的高介电常数的绝缘材料。6.根据权利要求3所述的三维半导体装置，其中，所述字线芯包括金属，并且所述阻挡金属层包括钛氮化物和钽氮化物中的至少一种。7.根据权利要求2所述的三维半导体装置，其中，所述垂直沟道柱包括：芯柱；沟道层，该沟道层围绕所述芯柱的侧表面；隧穿层，该隧穿层围绕所述沟道层的侧表面；电荷俘获层，该电荷俘获层围绕所述隧穿层的侧表面；阻挡绝缘层，该阻挡绝缘层围绕所述电荷俘获层的侧表面；以及缓冲器层，该缓冲器层围绕所述阻挡绝缘层的侧表面，其中，所述延伸部横向突出到所述垂直沟道柱的内部。8.根据权利要求7所述的三维半导体装置，其中，所述延伸部与所述垂直沟道柱之间的界面位于所述缓冲器层的内部。9.根据权利要求7所述的三维半导体装置，其中，所述延伸部与所述垂直沟道柱之间的界面邻接所述阻挡绝缘层。
10.根据权利要求7所述的三维半导体装置，其中，所述延伸部与所述垂直沟道柱之间的界面位于所述阻挡绝缘层的内部。11.根据权利要求7所述的三维半导体装置，其中，所述阻挡绝缘层包括金属氧化物，并且所述缓冲器层包括硅氧化物。12.根据权利要求1所述的三维半导体装置，该三维半导体装置还包括：晶体管、逻辑互连件和逻辑绝缘层，该晶体管、该逻辑互连件和该逻辑绝缘层形成在所述基板与所述公共电极层之间，...

【专利技术属性】
技术研发人员：金南经，文映朝，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：