一种内建式自我测试电路，可同时适用于模／数转换器与锁相环的测试，包括可控制的延迟电路、与非门、除法电路、或非门以及充放电电路。本发明专利技术把时钟宽度转成电压信号，再用模／数转换器把结果输出测量。所创新发明专利技术之处为利用延迟消去的方式，让时钟的抖动量较为敏感，可大幅提高测量的精确度。另外，本发明专利技术亦包括锁相环的抖动测量试流程与模／数转换器重要规格的测试流程，利用可控制的延迟电路来校正因工艺飘移而造成的测试误差，可避免测试的结果会因工艺飘移而造成误判。
【技术实现步骤摘要】
本专利技术涉及一种电路，特别是涉及一种可同时适用于测量模/数转换器的差动非线性误差、整合非线性误差与时钟信号的周期性抖动量的内建式自我测试电路。此时钟信号通常为振荡器或锁相环的输出。
技术介绍
锁相环(Phase Look Loop，PLL)电路广泛地应用于频率合成、时序校正、时钟分配以及相位解调等。这些应用通常使用于例如光纤链接(tical fiberlink)、无线电话以及计算机等。锁相环电路的时序变异可对锁相环电路的效能以及使用锁相环电路的应用程序造成不利的影响，例如周期性抖动量(Period Jitter)。因此，对现今高速的应用而言，精确地且具有成本效益地测量这样的时序变异或周期性抖动量是必要的。 参考美国专利第6937106号，图1A是显示传统测量抖动量的内建式自我测试电路(Built-in Self Test，BIST)，利用时间到数字电路(Time-to-Digital Converter)2来测量抖动量，其前级分频器(1/n Divider)1是为了使待测信号的抖动量规则性加大，以提高测试的精确度。图1B是时间到数字电路2的详细电路图。图1A所示的电路的测试分辨率会受到图1B的组件延迟大小的限制，因此对未经分频器的待测信号的测试分辨率并不高。 图2是显示另一种用于测量抖动量的传统内建式自我测试电路20，包括控制信号产生器21、周期至电压转换器22以及模/数转换器23。控制信号产生器21是根据一测试信号T而产生两个输出信号Q1与Q2来控制周期至电压转换器22对比较器26的电容24充电的时间。电荷增压电路(charge pump)25将充电时间转为电压储存在电容24上。接下来，模/数转换器23将此负载电压转换为数字值。内建式自我测试电路20的输出值根据模/数转换器23的分辨率而有所不同。 通过图2所示的内建式自我测试电路20来测量锁相环的抖动量，若欲得到高精确度(precision)的测试结果，则必需搭配高分辨率(resolution)的模/数转换器23。再者，非理想的模/数转换器23可能会造成测量上的误差。
技术实现思路
有鉴于此，本专利技术提供一种新的内建式自我测试电路，可同时适用于模/数转换器与锁相环的测试，包括可控制的延迟电路、运算逻辑以及充放电电路。可控制的延迟电路具有用于接收测试信号的第一输入端，并根据第一控制信号调整测试信号的延迟量而由第一输出端输出延迟信号。运算逻辑是用待测信号与延迟信号的运算，产生二者差异量的时钟宽度，再利用此时钟宽度控制充放电电路，输出充放电信号至模/数转换器，以测量时钟宽度的大小。现有技术(图2)的做法因时钟宽度大，而影响测量的精确度。本专利技术仅量待测信号与延迟信号差异量的时钟宽度，可大幅改善精确度。另外，充放电电路做成可调整式，同时适用于模/数转换器与锁相环的测试。而工艺变异可利用可控制的延迟电路，校正其延迟量，使得测量出来的结果不受工艺变异的影响。 再者，本专利技术提供一种模/数转换器的测量方法，适用于测试信号以及模/数转换器，包括延迟测试信号而得到延迟信号，其中，延迟信号与测试信号具有一既定延迟量；根据测试信号以及延迟信号得到充放电信号；输入充放电信号至模/数转换器；调整测试信号的周期以及既定延迟量而由模/数转换器的输出取得不同电平的输出码；根据各输出码在一既定时间内出现的比例得到各输出码所对应的码周期；根据一RC曲线以及各码周期得到各输出码所对应的码电压；根据规格的定义，就可求得模/数转换器的差动非线性误差(Differential Non-Linearity，DNL)与整合非线性误差(IntegralNon-Linearity，INL)。 再者，本专利技术提供一种时钟信号抖动量的测量方法，适用于震荡器或锁相环，包括延迟测试信号而得到延迟信号，其中，延迟信号与测试信号具有一既定延迟量；根据测试信号以及延迟信号得到一充放电信号；输入充放电信号至模/数转换器；调整测试信号的周期以及既定延迟量而由模/数转换器的输出取得不同电平的输出码；根据之前校正好的可控制的延迟电路的延迟时间与模/数转换器的特性，就可得到所对应的码周期；根据此RC曲线以及码周期得到各输出码所对应的码电压；以及根据各输出码所发生的机率以及各码周期，按规格的定义，即可得到周期性抖动量。 附图说明 图1A是显示传统测量抖动量的内建式自我测试电路的示意图。 图1B是显示时间转数字电路的示意图。 图2是显示传统用于测量抖动量的内建式自我测试架构。 图3A是显示根据本专利技术实施例所述的内建式自我测试电路。 图3B是显示根据本专利技术实施例所述的内建式自我测试电路的电路运作波形图。 图4是显示测试模/数转换器的效能(静态特性)的流程图。 图5是显示在各种工艺变化下压降与RC曲线之间的关系图。 图6是显示相邻输出码在一既定取样次数内出现的频率。 图7是显示测试锁相环的周期性抖动量的流程图。 附图符号说明 2-时间/数字转换器 21-控制信号产生器 20、30-内建式自我测试电路 22-周期至电压转换器 24、363-电容 23、31-模/数转换器 25-电荷增压电路 26-比较器 32-可控制的延迟电路 321-输入端 322-输出端323、324、342-反相器 33-与非门 1、38-分频器 34-除法电路 341-D型反相器 35-或非门 36-充放电电路 361-P型晶体管 362-N型晶体管 37、39-多路复用器 φ1、φ2-周期信号 VSS-接地点 A、T-测试信号 ADCin-充放电信号 C-第一逻辑信号 D-第二逻辑信号 K-标准电路输出信号 N1-节点Q-周期延长信号 Q’-反相周期延长信号 Q1、Q2-输出信号 R1-参考时钟信号R2-锁相环输出信号 S1、S2、S3-控制信号S4-分频控制信号 VDD-电压源 具体实施例方式 为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。 实施例 图3A是显示根据本专利技术实施例所述的内建式自我测试电路30，适用于测试模/数转换器31的效能以及锁相环的周期性抖动量。内建式自我测试电路30包括可控制的延迟电路32、与非门33、除法电路34、或非门35以及充放电电路36。 可控制的延迟电路32具有用于接收测试信号A的第一输入端321。可控制的延迟电路32根据第一控制信号S1调整测试信号A的延迟量，而由第一输出端322输出延迟信号B。与非门33用于接收测试信号A以及延迟信号B，并执行与非逻辑运算而输出第一逻辑信号C。除法电路34耦接于第一输入端321，用于增加测试信号A的周期而输出周期延长信号Q以及反相周期延长信号Q’。或非门35用于接收周期延长信号Q以及第一逻辑信号C，并执行或非逻辑运算而输出第二逻辑信号D。充放电电路36是根据反相周期延长信号Q’以及第二逻辑信号D而输出充放电信号ADCin至模/数转换器31。 可控制的延迟电路32包括串接的两个反相器323以及324。除法电路34包括D型触发器341以及反相器342。D型触发器341用于接收反相周期延长信号Q’以及测试本文档来自技高网...
【技术保护点】
一种内建式自我测试电路，适用于一模／数转换器，包括：一可控制的延迟电路，具有一第一输入端，用于接收一测试信号，并根据一第一控制信号调整上述测试信号的延迟量而由一第一输出端输出一延迟信号；一与非门，用于接收上述测试信号以及延迟信号，并执行与非逻辑运算而输出一第一逻辑信号；一除法电路，耦接于上述第一输入端，用于增加上述测试信号的周期而输出一周期延长信号以及一反相周期延长信号：一或非门，用于接收上述周期延长信号以及第一逻辑信号，并执行或非逻辑运算而输出一第二逻辑信号；以及一充放电电路，用于根据上述反相周期延长信号以及第二逻辑信号而输出一充放电信号至上述模／数转换器。
【技术特征摘要】
【专利技术属性】
技术研发人员：张永嘉，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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