采样速率可调的高速高精度数据采集卡制造技术

采样速率可调的高速高精度数据采集卡是一种以极高信噪比、极高采样速率采集微弱信号的专用设备，阻抗匹配网络（１）的输出端接差分变换器（２）的输入端，差分变换器（２）的输出端接高速高精度模数转换器（３）的模拟输入端，低相位噪声时钟源（４）输出分别接高速高精度模数转换器（３）的时钟输入端和时钟缓冲驱动器（６）的输入端，高速高精度模数转换器（３）接高速ＦＩＦＯ（５）的输入端，高速ＦＩＦＯ（５）中的数据输端出接ＣＰＬＤ控制电路（７）的数据输入端，时钟缓冲驱动器（６）输出经过隔离的同频率时钟信号接ＣＰＬＤ控制电路（７）和接口电路（８），ＣＰＬＤ控制电路（７）对来自时钟缓冲驱动器（６）的时钟做分频后输出接接口电路（８）的输入端。

【技术实现步骤摘要】

本专利技术是一种用于数据采集系统的数据采集卡，尤其是一种以极高信噪比、 极高采样速率采集微弱信号的专用设备。
技术介绍
高速高精度数据采集卡是一种以极高信噪比、极高采样速率将模拟信号采集 并量化为数据的专用设备。可以精确恢复、检测和测量被噪声背景淹没的微弱信 号，特别适合用于强噪声信号检测应用、医学生物参数测量、雷达、声纳信号接 收、光纤传感数据处理等领域。现有的数据采集卡主要有以下几种不足-首先，速度指标和精度指标很少同时实现。根据我们的调査，采样速率达到 100MSPS的数据采集卡，基本上量化精度都在10位以下。而14位以上量化精度的 数据采集卡，其釆样速率很少能够做到10MSPS以上。截止2006年，亚太地区商 用化的高速高精度数据采集卡的最好指标是14位量化精度、50MSPS。这对于许多 高端应用来讲，性能任稍显不足。其次，现有各种商用数据采集卡往往只注重量化精度，而没有考虑实际采集 结果的精度。由于忽视了高速高精度数据采集所特有的性质，系统设计存在诸多 不合理之处，造成性能的退化，实际精度远低于量化精度。
技术实现思路
技术问题本专利技术的目的是针对采样速率大于等于100MHz，量化精度大于等 于16位的高性能数据采集系统，为其提供一种采样速率可调的高速高精度数据采 集卡。技术方案本专利技术给出了采样速率大于等于100MHz，量化精度大于等于16 位的高性能数据采集卡的实现方法。该数据采集卡包括阻抗匹配网络、差分变换器、高速高精度模数转换器、低 相位噪声时钟源、高速FIF0、时钟缓冲驱动器、CPLD控制电路、接口电路；被采 集的模拟信号进入阻抗匹配网络的输入端，阻抗匹配网络的输出端接差分变换器 的输入端，差分变换器的输出端接高速高精度模数转换器的模拟输入端，低相位 噪声时钟源产生高精度的时钟信号输出分别接高速高精度模数转换器的时钟输入 端和时钟缓冲驱动器的输入端，高速高精度模数转换器产生的数据与同步时钟接 高速FIFO的输入端，高速FIFO中的数据输端出接CPLD控制电路的数据输入端， 时钟缓冲驱动器输出经过隔离的同频率时钟信号接CPLD控制电路和接口电路， CPU)控制电路接收来自接口电路的指令，对来自时钟缓冲驱动器的时钟做分频后 输出接接口电路的输入端。差分变换器的外围接口由信号输入端口、差分信号正输出端口、差分信号负 输出端口组成，该变换器包括交流耦合模式和直流耦合模式；其中在交流耦合模 式下，信号输出端口通过射频线圈接差分信号正输出端口和差分信号负输出端口； 在直流耦合模式下，信号输出端口接差分运算放大器接正输入端，差分信号正输 出端口接差分运算放大器正输出端，差分信号负输出端口接差分运算放大器负输 出端。高速高精度模数转换器的外围接口由差分信号正输入端、差分信号负输出端、 采样时钟输入端、同步数据输出端、同步时钟输出端组成，高速高精度模数转换 器在采样时钟输入端输入时钟的控制下，对差分信号正输入端、差分信号负输出 端上输入的模拟信号进行釆集，采集的结果，在同步时钟输出端输出时钟的控制 下，由同步数据输出端输出。低相位噪声时钟源的性能参数必须满足以下两式的约束，SNR = —201og(2;r ;L tog相位噪声在宽带上的积分=101og(2;r2/^^^)其中，SNR为数据采集系统的输出信噪比，f,^是模拟输入信号的频率；tjttCT 是时钟在时域的抖动，fw为采样时钟的频率。高速FIFO的外围接口由第一输入端、第二输入端、控制信号输入端、数据输 出端组成，高速FIFO在第二输入端输入时钟的控制下缓存来自第一输入端的数据， 在控制信号输入端输入的时钟控制下将缓存的数据从数据输出端输出。时钟缓冲驱动器由高速的门电路组成，其工作频率高于100MHz，其扇出能力可独 立驱动CPLD控制电路。CPLD控制电路由数据输入模块、时钟输入模块、计数器、数据缓存模块、时 钟分配模块、分频器、控制信号生成模块组成，数据输入模块的输出端接数据缓 存器，时钟输入模块的输出端接时钟分配模块，计数器的输出端接数据缓存器， 时钟分配模块的输出端分别接分频器和控制信号生成模块。接口电路的外围接口由指令输出端、时钟输入端、数据输入端组成，控制信 号输出端为指令输出端，控制CPLD控制电路的工作方式，接口电路在时钟输入端 输入时钟的控制下读取数据输入端上的数据。所述的数据缓存器，对输入的数据做选择性地丢弃，丢弃的方法包括取平均 值输出、取拟合值输出，间接地降低了数据采集卡的采样频率并且提升了采集结 果的精度。有益效果本专利技术使用精心设计的低相位噪声时钟4作为采样时钟，控制一片 高速高精度模数转换器3对模拟信号进行采集。模数转换的结果通过高速FIF05做 缓存。CPLD控制电路7对来自高速FIF05的数据做处理，根据设定采样率的不同， 不丢弃或选择性丢弃数据。CPLD控制电路7对来自高速FIF05的数据处理后，输出 至接口电路8，将数据釆集的结果传递到外界的设备。本专利技术给出了最高采样速率大于等于100MHz，量化精度大于等于16位的高性 能数据采集卡的实现方案。在保证量化精度的同时，提出了调节釆样速率的新方 法。与传统设计中使用数字电路直接调节采样时钟不同，本专利技术通过选择性丢弃 模数转换器输出的数据，实现了对采样速率的调节。附图说明图1是本专利技术的电路原理框图。图2是差分变换电路2的交流耦合模式。图3是差分变换电路2的直流耦合模式。图4是高速高精度模数转换器3的外围连接图。图5是高速FIF05的外围连接图。图6是CPLD控制电路7的内部框图。图7是接口电路8的外围连接图。具体实施例方式本专利技术由阻抗匹配网络l，差分变换器2，高速高精度模数转换器3，低相位 噪声时钟源4，高速FIF05，时钟缓冲驱动器6， CPLD控制电路7，接口电路8。被采集的模拟信号进入阻抗匹配网络1的输入端，阻抗匹配网络1的输出接 差分变换器2的输入。差分变换器2将输入信号变换为差分的信号对输出以提高 对共模干扰的抑制能力。差分变换器2的输出接高速高精度模数转换器3的模拟 输入端。低相位噪声时钟源4产生高精度的时钟信号输出，分别接高速高精度模 数转换器3的时钟输入端和时钟缓冲驱动器6的输入端。高速高精度模数转换器3 在低相位噪声时钟源4产生的高精度时钟信号的控制下对差分变换器2的输出差 分对信号做采集。高速高精度模数转换器3将采集得到的结果量化为数字量输出。 高速高精度模数转换器3产生的数据与同歩时钟接高速FIF05的输入端。高速 FIF05在高速高精度模数转换器3同步时钟的控制下读取高速高精度模数转换器3 输出的数据。时钟缓冲驱动器6缓冲低相位噪声时钟源4产生的高精度时钟信号， 输出经过隔离的同频率时钟，这一时钟信号接CPLD控制电路7和接口电路8。CPLD 控制电路7接收来自接口电路8的指令，设定采样速率，对来自时钟缓冲驱动器6 的时钟做分频后输出，分频后的时钟接接口电路8的输入端。CPLD控制电路7以 与高速高精度模数转换器3采集速度相同的速率读取高速FIF05中的数据。高速 FIF05中的数据输端出接CPLD控制电路7的数据输入端。CPLD控制电路7根据采 样速率对来自高速FIF05的数据选择性的缓存输出。CPLD控制电路7输出控制信 号至接本文档来自技高网...

【技术保护点】
一种采样速率可调的高速高精度数据采集卡，其特征在于该数据采集卡包括阻抗匹配网络（１）、差分变换器（２）、高速高精度模数转换器（３）、低相位噪声时钟源（４）、高速ＦＩＦＯ（５）、时钟缓冲驱动器（６）、ＣＰＬＤ控制电路（７）、接口电路（８）；被采集的模拟信号进入阻抗匹配网络（１）的输入端，阻抗匹配网络（１）的输出端接差分变换器（２）的输入端，差分变换器（２）的输出端接高速高精度模数转换器（３）的模拟输入端，低相位噪声时钟源（４）产生高精度的时钟信号输出分别接高速高精度模数转换器（３）的时钟输入端和时钟缓冲驱动器（６）的输入端，高速高精度模数转换器（３）产生的数据与同步时钟接高速ＦＩＦＯ（５）的输入端，高速ＦＩＦＯ（５）中的数据输端出接ＣＰＬＤ控制电路（７）的数据输入端，时钟缓冲驱动器（６）输出经过隔离的同频率时钟信号接ＣＰＬＤ控制电路（７）和接口电路（８），ＣＰＬＤ控制电路（７）接收来自接口电路（８）的指令，对来自时钟缓冲驱动器（６）的时钟做分频后输出接接口电路（８）的输入端。

【技术特征摘要】

【专利技术属性】
技术研发人员：王顺，张旭苹，张益昕，汪亮，郭亚敏，
申请(专利权)人：南京大学，
类型：发明
国别省市：84[中国|南京]