纠错系统技术方案

本发明专利技术实施例提供一种纠错系统，包括M个译码单元，用于对X个第一运算码以及Y个第二运算码进行译码处理；其中，译码单元包括：译码器，用于接收X个第一运算码并输出N个第一译码信号，每一第一译码信号与N个数据的一比特位对应；第一与门单元，用于接收Z个选中运算码，并进行逻辑与运算；或非门单元，用于接收(Y

Error correction system

【技术实现步骤摘要】
纠错系统


[0001]本专利技术实施例涉及半导体
，特别涉及一种纠错系统。

技术介绍

[0002]半导体存储可以分为非易失性存储和易失性存储。动态随机存取存储器(Dynamic Random Access Memory，DRAM)作为易失性存储，具备存储密度高、读写速度快等优点，广泛用于各种电子系统中。
[0003]随着DRAM的制程工艺越来越先进、存储密度越来越高，DRAM中存储数据可能会发生错误，严重影响DRAM性能。因此，DRAM中通常采用纠错码(ECC，Error Checking and Correction or Error correction Coding)技术来对存储数据的错误进行检测或修正。

技术实现思路

[0004]本专利技术实施例解决的技术问题为提供一种纠错系统，解决对存储数据进行检错和/或纠错速率慢的问题。
[0005]为解决上述问题，本专利技术实施例提供一种纠错系统，应用于存储系统，所述存储系统在读写操作期间写入或读取多个数据，所述多个数据分为M个字节，且每一所述字节具有N个不同比特位的数据；所述存储系统具有编码阶段以及译码阶段，且在所述译码阶段所述纠错系统基于所述存储系统产生X个第一运算码以及Y个第二运算码，所述第一运算码用于对N个数据进行检测和/或纠错，所述第二运算码用于对M个字节进行检错和/或纠错，其特征在于，所述纠错系统包括：M个译码单元，每一所述译码单元与一所述字节对应，用于对X个所述第一运算码以及Y个所述第二运算码进行译码处理，以获取所述字节中是否具有出错的数据并对出错的数据的比特位进行定位；其中，所述译码单元包括：
[0006]译码器，用于接收所述X个第一运算码并输出N个第一译码信号，每一所述第一译码信号与N个数据的一比特位对应，N大于X；第一与门单元，用于接收Z个选中运算码，并进行逻辑与运算，所述选中运算码为，所述Y个第二运算码中与所述字节对应的所述第二运算码；或非门单元，用于接收(Y
‑
Z)个未选运算码，并进行逻辑或非运算，所述未选运算码为所述选中运算码除外的所述第二运算码；N个第二与门单元，每一所述第二与门单元的输入端连接所述第一与门单元的输出端、所述或非门单元的输出端以及一所述第一译码信号，基于所述N个第二与门单元的输出对所述存储系统进行检错和/或纠错；其中，所述X、Y以及N均为正自然数，Z为大于等于(Y
‑
1)/2且小于等于(Y+1)/2的整数。
[0007]另外，所述X为3，N为8，所述译码器具有3个输入端以及8个输出端；所述第二与门单元的数量为8。
[0008]另外，所述Y为5，所述第一与门单元具有3个输入端；所述第一与门单元还被配置为，若所述选中运算码的数量为2，则所述第一与门单元的一输入端连接电源。
[0009]另外，所述Y为5，所述或非门单元具有三个输入端；所述或非门单元还被配置为，若所述未选运算码的数量为2，则所述或非门单元的一输入端接地。
[0010]另外，所述纠错系统还包括：编码模块，被配置为，在读取操作期间以及写入操作期间的所述编码阶段，均基于每一个所述字节中的若干数据产生X个第一校验码，同一所述第一校验码对应的所述若干数据在不同所述字节中的比特位相同，且均基于若干所述字节中的所有数据产生Y个第二校验码，其中，所述X个第一校验码用于对每一所述字节中的所述N个数据进行检错和/或纠错，所述Y个第二校验码用于对所述M个字节进行检错和/或纠错，所述X和Y均为正自然数。
[0011]另外，所述编码模块包括：第一编码单元，被配置为，在写入操作期间，基于写入的多个数据获取X个所述第一校验码和Y个所述第二校验码；第二编码单元，被配置为，在读取操作期间，基于待读取的多个数据获取X个第一更新校验码和Y个第二更新校验码，所述第一更新校验码的获取方法与所述第一校验码的获取方法相同，所述第二更新校验码的获取方法与所述第二校验码的获取方法相同；其中，所述第一运算码基于所述第一校验码和所述第一更新校验码获取，所述第二运算码基于所述第二校验码和所述第二更新校验码获取。
[0012]另外，所述第一编码单元和所述第二编码单元为同一编码单元。
[0013]另外，所述纠错系统还包括：比较模块，所述比较模块被配置为，对所述第一校验码以及所述第一更新校验码进行异或或者同或，以获取X个所述第一运算码，且对所述第二校验码以及所述第二更新校验码进行异或或者同或，以获取Y个所述第二运算码。
[0014]另外，所述比较模块包括：X个第一比较电路，每一所述第一比较电路用于接收一所述第一校验码以及相应的所述第一更新校验码，并进行异或或者同或，以获取一所述第一运算码；Y个第二比较电路，每一所述第二比较电路用于接收一所述第二校验码以及相应的所述第二更新校验码，并进行异或或者同或，以获取一所述第二运算码。
[0015]另外，所述第一比较电路或者所述第二比较电路包括：共用模块，连接电源信号以及接地信号，并基于第一信号以及第二信号控制输出所述电源信号或者所述接地信号，所述第一信号与所述第二信号反相；第一逻辑单元，连接所述共用模块，用于接收第三信号和第四信号，所述第三信号与所述第四信号反相，并输出第一运算信号，所述第一运算信号为所述第一信号与所述第三信号的异或；第二逻辑单元，连接所述共用模块，用于接收所述第三信号和所述第四信号并输出第二运算信号，所述第二运算信号为所述第一信号与所述第三信号的同或；其中，对于所述第一比较电路，所述第一校验码作为所述第一信号，所述第一更新校验码作为所述第三信号；对于所述第二比较电路，所述第二校验码作为所述第一信号，所述第二更新校验码作为所述第三信号。
[0016]另外，所述共用模块包括：第一共用单元，连接所述电源信号，并基于所述第一信号以及所述第二信号控制输出所述电源信号；第二共用单元，连接所述接地信号，并基于所述第一信号以及所述第二信号控制输出所述接地信号；其中，所述第一逻辑单元连接在所述第一共用单元与所述第二共用单元之间，所述第二逻辑单元连接在所述第一共用单元与所述第二共用单元之间。
[0017]另外，所述第一共用单元包括：第零PMOS管，栅极接收所述第一信号，源极连接所述电源信号；第七PMOS管，栅极接收所述第二信号，源极连接所述电源信号；所述第二共用单元包括：第零NMOS管，栅极接收所述第一信号，源极连接所述接地信号；第七NMOS管，栅极接收所述第二信号，源极连接所述接地信号。
[0018]另外，所述第一逻辑单元包括：第一PMOS管，栅极接收所述第四信号，源极连接所述第零PMOS管的漏极；第一NMOS管，栅极接收所述第三信号，漏极连接所述第一PMOS管的漏极，源极连接所述第零NMOS管的漏极；第四PMOS管，栅极接收所述第三信号，源极连接所述第七PMOS管的漏极；第四NMOS管，栅极接收所述第四信号，漏极连接所述第四PMOS管的漏极，源极连接所述第七NMOS管的漏极。
[0019]另外，所述第二逻辑单元包括：第二PMOS管，栅极接收所述第三本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种纠错系统，其特征在于，应用于存储系统，所述存储系统在读写操作期间写入或读取多个数据，所述多个数据分为M个字节，且每一所述字节具有N个不同比特位的数据；所述存储系统具有编码阶段以及译码阶段，且在所述译码阶段所述纠错系统基于所述存储系统产生X个第一运算码以及Y个第二运算码，所述第一运算码用于对N个数据进行检测和/或纠错，所述第二运算码用于对M个字节进行检错和/或纠错；其中，所述纠错系统包括：M个译码单元，每一所述译码单元与一所述字节对应，用于对X个所述第一运算码以及Y个所述第二运算码进行译码处理，以获取所述字节中是否具有出错的数据并对出错的数据的比特位进行定位；其中，所述译码单元包括：译码器，用于接收X个所述第一运算码并输出N个第一译码信号，每一所述第一译码信号与N个数据的一比特位对应，N大于X；第一与门单元，用于接收Z个选中运算码，并进行逻辑与运算，所述选中运算码为，Y个所述第二运算码中与所述字节对应的所述第二运算码；或非门单元，用于接收(Y
‑
Z)个未选运算码，并进行逻辑或非运算，所述未选运算码为所述选中运算码除外的所述第二运算码；N个第二与门单元，每一所述第二与门单元的输入端连接所述第一与门单元的输出端、所述或非门单元的输出端以及一所述第一译码信号，基于所述N个第二与门单元的输出对所述存储系统进行检错和/或纠错；其中，所述X、所述Y以及所述N均为正自然数，所述Z为大于等于(Y
‑
1)/2且小于等于(Y+1)/2的整数。2.根据权利要求1所述的纠错系统，其特征在于，所述X为3，所述N为8，所述译码器具有3个输入端以及8个输出端；所述第二与门单元的数量为8。3.根据权利要求1所述的纠错系统，其特征在于，所述Y为5，所述第一与门单元具有3个输入端；所述第一与门单元还被配置为，若所述选中运算码的数量为2，则所述第一与门单元的一输入端连接电源。4.根据权利要求1或3所述的纠错系统，其特征在于，所述Y为5，所述或非门单元具有三个输入端；所述或非门单元还被配置为，若所述未选运算码的数量为2，则所述或非门单元的一输入端接地。5.根据权利要求1所述的纠错系统，其特征在于，所述纠错系统还包括：编码模块，被配置为，在读取操作期间以及写入操作期间的所述编码阶段，均基于每一个所述字节中的若干数据产生X个第一校验码，同一所述第一校验码对应的所述若干数据在不同所述字节中的比特位相同，且均基于若干所述字节中的所有数据产生Y个第二校验码，其中，X个所述第一校验码用于对每一所述字节中的所述N个数据进行检错和/或纠错，Y个所述第二校验码用于对M个所述字节进行检错和/或纠错，所述X和所述Y均为正自然数。6.根据权利要求5所述的纠错系统，其特征在于，所述编码模块包括：第一编码单元，被配置为，在写入操作期间，基于写入的多个数据获取X个所述第一校验码和Y个所述第二校验码；第二编码单元，被配置为，在读取操作期间，基于待读取的多个数据获取X个第一更新校验码和Y个第二更新校验码，所述第一更新校验码的获取方法与所述第一校验码的获取方法相同，所述第二更新校验码的获取方法与所述第二校验码的获取方法相同；其中，所述第一运算码基于所述第一校验码和所述第一更新校验码获取，所述第二运
算码基于所述第二校验码和所述第二更新校验码获取。7.根据权利要求6所述的纠错系统，其特征在于，所述第一编码单元和所述第二编码单元为同一编码单元。8.根据权利要求6所述的纠错系统，其特征在于，所述纠错系统还包括...

【专利技术属性】
技术研发人员：冀康灵，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：