一种10位电流舵结构的高速数模转换器制造技术

本发明专利技术涉及一种１０位电流舵结构的高速数模转换器，包括：时钟缓存器、锁存输入信号的数字输入锁存器，其输出端分别输出最高３位、次高３位以及最低４位；对最高３位译码的列译码器；对次高三位译码的行译码器；４ＬＳＢ电流开关单元；６４电流开关矩阵，响应于以上译码器的输出，把其电流输出与４ＬＳＢ电流开关单元的输出叠加后输出到互补电流输出级；电流经电流到电压转换模块后，以差分电压模式输出。

【技术实现步骤摘要】

本专利技术涉及一种数模转换器，特别涉及一种io位电流舵结构的高速数模转换器。
技术介绍
数模转换器(以下简称DAC)是模拟集成电路设计领域的一个重要课题。 传统的电流舵结构的DAC，需要精密电流源群的配合才能达到较高的精度。 同时，由于CMOS结构逻辑电路的高噪声，对电流转换开关造成的不应有的 噪声和毛刺。DAC是典型的模拟集成电路，但随着数字信号处理器(DSP) 功能的增强和速度的提高，利用与DSP相同的数字集成电路加工工艺，将DAC 和DSP集成在同一个芯片上，不仅可以降低成本，并且提高了系统的性能。图1为现有技术实现DAC的原理图。包括4个部分电流源偏置产生电 路、输入数字解码电路、电流到电压转换电路和若干个分段的电流源矩阵及 开关矩阵构成。电流源偏置产生电路产生偏置电压或电流，此偏置使得矩阵 内部的电流源单元之间的电流大小相同，而不同矩阵之间的电流源单元电流 之间的大小与2的K次整数幂成线性关系。其中，整数K为分段矩阵的比特 表示。如MSB矩阵的电流源个数为332 (31)个，单位电流大小为I，次MSB 矩阵的电流源个数为16 (15)个，则次MSB矩阵中单元电流源的电流大小为 1/16。输入数字解码电路将数字输入解码为温度表模式的数字输出，输出"0" 或"l"的个数与输入的2进制数字的数值表示成正比关系。如输入信号的2 进制信号为B110，则输出中有4*1+2*1+1*0=6个"1"及1个"0"数据。分 段的电流源矩阵及开关矩阵根据解码的输出，将电流源矩阵中的每一个单元的电流导入节点P或者节点N，对应于解码输出为"1"的开关将电流源单元的电流导入节点P而对应于解码输出为"o"的开关，将电流源单元的电流导 入节点N。电流到电压转换电路将节点P和节点N收集的电流转换成电压输 出。以上电路结构的主要缺点为需要特殊的集成电路工艺。数字信号的速度快，需要快速的工艺支撑；同时，电流舵结构中电流源单元要精密匹配，则需要高精度性能的工艺。 需要添加延迟单元保证数字解码电路中各个支路间延迟的一致性。 需要将电流源矩阵中的单元匹配利用物理位置和特殊的电路结构实现 由于以上原因，导致内部含有高速高精度DAC转换器的芯片成品率低而价格高，性能随着时间而变化导致系统的不稳定等。因此，必须提高芯片成品率，降低芯片成本及提高芯片性能的稳定性。
技术实现思路
为了解决现有数模转换器存在的上述技术问题，本专利技术提供一种精度高 的IO位电流舵结构的高速数模转换器。本专利技术解决上述技术问题的技术方案包括输入信号锁存器，所述锁存器具有三个输出端分别输出输入信号的最高 的3位、次高的3位以及最低的四位；列译码器，用于对输入信号的高3位进行译码； 行译码器，用于对输入信号的次高3位进行译码；时钟缓冲器，所述时钟缓冲器的输出分别控制列译码器、行译码器和64 个电流开关矩阵；4LSB电流开关单元，其电流输出直接由输入信号的最低4位控制；64个电流开关矩阵，由64个电流开关单元构成，响应于所述行译码器、 列译码器、时钟缓冲器对所述电流开关矩阵的电流输出选择，将其电流输出 与4LSB电流开关单元的输出叠加后形成两个互补电流输出；电流-电压转换器，用于将64个电流开关矩阵电流输出与4LSB电流开关 单元输出的两个互补电流输出转换成互补电压输出。本专利技术的技术效果在于1)本专利技术采用电压互补式输出，可以抑制电源 噪声、时钟直通、偶次谐波失真，这种电压输出结构的抗干扰能力强。2)本 专利技术采用"6+4"分段式结构，即高6位采用温度计码结构，低4位采用二进制加 权结构，这种分段式结构可节省芯片面积。3)本专利技术设计的层次式对称开关序 列不但能消除梯度误差，还能消除由芯片内部温度不一致导致热分布不均引 起的对称误差。下面结合附图对本专利技术作进一步的说明。 附图说明图1为现有的电流舵结构的高速DAC示意图。 图2为本专利技术的10位电流舵结构的高速DAC结构示意图。 图3为64个单位电流源的开关序列。 图4为采用不要开关策略的INL仿真结果。 图5为依据本专利技术的数模转换器中电流开关单元的电路图。 图6为图5所示电流开关单元中的延迟单元对电路响应的比较示意图。 图7为依据本专利技术的数模转换器中电流-电压转换电路的示意图。 具体实施例方式本专利技术采用"6+4"分段式结构，即高6位采用温度计码结构，低4位采用二 进制加权结构。图2是本专利技术的10位电流舵结构的高速DAC结构示意图。本专利技术的DAC主要 包括以下几个模块数字输入锁存器IOO、时钟缓冲器IOI、行译码器102a、 列译码器102b、 64电流开关矩阵103、 4LSB电流开关单元104、电流-电压转换 器105。在图2中，设有数字数据输入和时钟信号输入，Iop和Ion为互补的 电流输出端，VOP和VON为互补的电压输出端。数字数据被划为3段进行译码。最高的3MSB和次高的3MSB分别进行列译码 和行译码。行列译码器102a和102b的输入分别为3位，输出分别别8位。它们 所控制的电流开关单元的个数为64个。如上所述，最低的4LSB在一般情况下不需要进行译码操作。4LSB电流开 关单元可以直接控制8， 4， 2， l加权矩阵，从而得到与其数据相对应的模拟 信号输出。电流开关矩阵的输出为电流。在Iop禾叮on端口，输出的电流被收集在一 起，从而使得输出的电流与输入的数据相对应。Iop与数据中的l (加权)相 对应；Ion与数据汇总的O (加权)相对应。电流在相应的输出端口，被转换成电压。即，VOP的输出与Iop相对应， 与数据中的l (加权)成比例，VON的输出与Ion相对应，与数据中的0 (加权) 成比例。以下将参考图3、图4进一步描述依据本专利技术的DAC中的电流策略。 在单位电流源矩阵设计中，各单位电流源的输出应完全一致，然而，这 些电流源单元的实际输出并不是完全一致的，这是由于(1)版图布局的不 匹配；(2)芯片内部温度不一致导致热分布不均；(3)电源电压加到各单位 电流源单元压降不一致；(4)工艺偏差。以上4种非线性因素给DAC引入了梯 度误差(也称分级误差)、对称误差和随机误差。单位电流源矩阵中的最终误差分布常由以上的误差叠加决定。传统对称开关技术仅能较好的消除由电源 电压加到各单位电流源单元压降不一致而导致的梯度误差。本专利技术设计的层 次式对称开关序列不但能消除梯度误差，还能消除由芯片内部温度不一致导致热分布不均引起的对称误差。图4为采用不同开关策略的INL仿真结果，在 图4中，(a)为采用1-D传统对称开关序列的仿真结果，(b)为采用l-D层次 对称开关序列的仿真结果，(c)为采用2-D层次对称开关序列的仿真结果，(d) 则本专利技术采用的开关序列的仿真结果。结果表明，采用新型的开关策略的效 果最好，有利于提高DAC的INL、 DNL性能。以下将参考图5和图6进一步描述依据本专利技术的DAC中的电流开关。 在DAC中，电流开关主要用于提供内部开关单元的偏置电流，及电流的基 本单位。这部分由精度匹配的电流镜群构成。匹配精度达到60dB 。内部电流 开关单元矩阵服从正态分布，99%的单元在设计指标内，通过仿真达到了很好 的效果。图5是此电流开关的示意图。在图5中，开关由两个丽OS晶体管构成，limit 单元来自正态分布本文档来自技高网...

【技术保护点】
一种１０位电流舵结构的数模转换器，其特征在于，包括：　　　　输入信号锁存器，所述锁存器具有三个输出端分别输出输入信号的最高的３位、次高的３位以及最低的四位；　　　　列译码器，用于对输入信号的高３位进行译码；　　　　行译码器，用于对输入信号的次高３位进行译码；　　　　时钟缓冲器，所述时钟缓冲器的输出分别控制列译码器、行译码器和６４个电流开关矩阵；　　　　４ＬＳＢ电流开关单元，其电流输出直接由输入信号的最低４位控制；　　　　６４个电流开关矩阵，由６４个电流开关单元构成，响应于所述行译码器、列译码器、时钟缓冲器对所述电流开关矩阵的电流输出选择，将其电流输出与４ＬＳＢ电流开关单元的输出叠加后形成两个互补电流输出；　　　　　电流－电压转换器，用于将６４个电流开关矩阵电流输出与４ＬＳＢ电流开关单元输出的两个互补电流输出转换成互补电压输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：何怡刚，黄姣英，张松华，
申请(专利权)人：湖南大学，
类型：发明
国别省市：43[中国|湖南]