时钟信号生成电路、显示面板模块、图像传感装置以及电子装置制造方法及图纸

一种延迟锁定环型的时钟信号生成电路，其包括：延迟线路，其被配置为延迟第一时钟信号以生成第二时钟信号；延迟量控制器，其被配置为改变延迟线路中的延迟量，使得第二时钟信号的相位同步于第一时钟信号的相位；假锁定检测部，其被配置为检测第一时钟信号和第二时钟信号的假锁定状态；以及假锁定状态解除部，其被配置为在检测到假锁定状态的情况下改变延迟线路中的延迟量。

【技术实现步骤摘要】

本专利技术涉及延迟锁定环型的时钟信号生成电路，且更具体地涉及一 种通过使用薄膜沉积技术或印刷技术形成有源元件的延迟锁定环型的时 钟信号生成电路。本专利技术还涉及显示面板模块、图像传感装置以及电子 装置。
技术介绍
近来，不仅大型显示器而且中型或小型显示器都需要更高的显示分 辨率。在此情况下，输入时钟信号和图像信号的频率已变得更高。例如，在显示器基板上以集中方式设置有功能电路的系统显示器将 串行图像信号转换为并行图像信号，从而可降低信号频率。这样可提高 工作裕度 (operating margin)。然而在尚未进行图像信号的并行转换的电路部分，涉及电路延迟和 工作裕度的问题仍然存在。具体地，在目前的系统显示器的图像信号的 输入频率非常高的情况下，在显示器基板上的时钟信号和图像信号之间的时延差可使采样失败。例如，日本未审査专利申请特开2006-287641号及2007-6517号已经描述了一种所述的延迟锁定环型的时钟信号生成电路。
技术实现思路
然而，与硅片上形成的晶体管相比，形成于显示器基板或任何其它 绝缘基板上的薄膜晶体管在其特性上变化很大。于是，对包括形成于绝缘基板上的薄膜晶体管的时钟信号生成电路来说，有必要对如屈l所示的 时钟信号之间的相位差为180。的状态(即假锁定状态)采取对策。根据本专利技术的实施例，提供了一种延迟锁定环型的时钟信号生成电 路，该电路包括延迟线路，其被配置用于延迟第一时钟信号以生成第 二时钟信号；延迟量控制器，其被配置用于改变延迟线路中的延迟量， 以使第二时钟信号的相位同步于第一时钟信号的相位；假锁定检测部， 其被配置用于检测第一时钟信号和第二时钟信号的假锁定状态；以及假 锁定状态解除部，其被配置用于在检测到假锁定状态的情况下改变延迟 线路中的延迟量。在检测到假锁定状态的情况下，需要时钟信号生成电路的假锁定状 态解除部通过将延迟线路中的时钟相位反转来解除假锁定状态。在此情 况下，通过单一反相操作，相位状态可基本上接近锁定状态。此外，在检测到假锁定状态的情况下，需要时钟信号生成电路的假 锁定状态解除部通过按对应于设定值的量对延迟线路中的时钟相位进行 移相来解除假锁定状态。在此情况下，虽然相位状态不是接近通过单一 反相操作所得到的锁定状态，但至少可通过正常操作避免假锁定状态并 实现相位调整操作。此外，通过使用薄膜沉积技术和印刷技术之一，使延迟线路、延迟 量控制器、假锁定检测部以及假锁定状态解除部形成于绝缘基板上，这 样更有望实现本专利技术的优势。时钟信号生成电路可用于显示面板模块， 所述显示面板模块包括配置用来根据时钟信号驱动显示面板的驱动电 路。此外，时钟信号生成电路可在图像传感装置中应用，所述图像传感 装置包括配置用于根据时钟信号驱动图像传感器件的驱动电路。此外， 时钟信号生成电路可应用于电子装置，所述电子装置包括配置用于控制 整个系统的运行的系统控制器和配置用于接收对系统控制器的指令的指 令接收部。当检测到假锁定状态时，根据本专利技术的实施例的时钟信号生成电路， 假锁定状态被强制解除，并基于正常相位差完成延迟量的改变。附图说明图l是用于解释相位锁定状态和假锁定状态的图2表示显示面板的平面配置的示例；图3表示时钟信号生成电路的配置的示例；图4表示压控延迟线路的配置的示例；图5表示相位反转/非反转部的配置的示例；图6表示相位比较电路部的配置的示例；图7表示电荷泵的配置的示例；图8A和图8B表示假锁定检测部的配置的示例； 图9是用于解释假锁定的内部工作的图； 图10是表示由时钟信号生成电路完成的流程的流程图; 图ll表示其他时钟信号生成电路的配置的示例；图12表示延迟线路的配置的示例；图13表示二进制计数器单元的配置的示例；图14表示解码器单元的配置的示例；图15表示时钟信号生成电路的配置的示例；图16表示电子装置的系统配置的示例；图17表示电子装置的系统配置的示例；图18表示电子装置的外观的示例；图19A和图19B表示电子装置的外观的示例；图20表示电子装置的外观的示例；图21A和图21B表示电子装置的外观的示例；图22表示电子装置的外观的示例。具体实施例方式下面将描述本专利技术的实施例应用于系统显示器的情形。本专利技术所属 领域中的现有技术应用于本说明书未具体图示或者述及的部分。此外， 下述实施例仅仅是示例性的实施例。本专利技术不局限于任何下述的实施例。第一实施例图2表示根据第一实施例的显示面板1的平面配置的示例。在本实施 例中，显示区5和功能电路在相同步骤中形成于玻璃基板3的表面上。显 示区5中形成有被配置用于改变对应像素的亮度等级的像素电路、用于向 像素电路提供驱动信号的N条像素控制线以及M条图像信号线。信号线驱动器7、扫描线驱动器9、时钟信号生成电路ll等形成为功 能电路。信号线驱动器7和扫描线驱动器9根据时钟信号生成电路11产生 的时钟工作。时钟信号生成电路ll是被配置用于产生输出时钟的电路， 所属输出时钟与从外部器件所提供的输入时钟同步。图3表示根据本专利技术的实施例的时钟信号生成电路11的内部配置的 示例。图3所示的时钟信号生成电路11是模拟类型的。时钟信号生成电路 11包括缓冲电路部21、压控延迟线路23、相位反转/非反转部25、缓冲电 路部27、相位比较电路部29、电荷泵31以及假锁定检测部33。缓冲电路部21和27中的每一个包括多个互相串联的反相电路。缓冲 电路部21用作输入缓冲器，并接收对应于本专利技术的实施例的第一时钟信 号的输入时钟CLK1。缓冲电路部27用作输出缓冲，并输出对应于本专利技术 的实施例的第二时钟信号的输出时钟CLK2。压控延迟线路23是配置为以模拟方式调整输入时钟CLK1的相位的 延迟电路部分。图4表示压控延迟线路23的配置的示例。压控延迟线路23 包括多个互相连接的反相电路。所述的多个反相电路各设有负载电容器。通过此电路配置，可通过改变在反相电路的输出级和负载电容器之 间所连接的一对晶体管的偏置电压Vbias来控制延时。例如，在N沟道晶 体管的情况下，低偏置电压Vbias—n (即薄膜晶体管的开启状态)使延迟 量最小。例如，在N沟道晶体管的情况下，高偏置电压Vbias—n (即薄膜 晶体管的关闭状态)使延迟量最大。例如，随着电流驱动能力的增加，对负载电容器充电或从负载电容 器放电的载流子的速度加快。即，压控延迟线路23的传递速度加快，从 而时钟相位提前。相反，随着电流驱动能力的降低，对负载电容器充电或从负载电容器放电的载流子速度减慢。B卩，压控延迟线路23的传递速 度减慢，从而时钟相位延迟。相位反转/非反转部25是配置为将接收自压控延迟线路23的时钟信 号反相并输出该反相时钟信号、或直接输出接收自压控延迟线路23的时 钟信号而不将该时钟信号反相的电路部。在本实施例中，相位反转/非反 转部25位于压控延迟线路23与缓冲电路部27之间。S卩，相位反转/非反转 部25位于延迟线路上。相位反转/非反转部25对应于权利要求书中所述的"假锁定状态解除 部"。如图1所示，在假锁定状态中，输入时钟CLK1和输出时钟CLK2之 间存在180°的相位差。在检测到假锁定状态的情况下，相位反转/非反转部25将输入时钟的 相位反转。在未检测到假锁定状态的情况下，相位反转/非反转部25直接 输本文档来自技高网...

【技术保护点】
一种延迟锁定环型的时钟信号生成电路，该电路包括：　延迟线路，其被配置用于延迟第一时钟信号以产生第二时钟信号；　延迟量控制器，其被配置用于改变所述的延迟线路中的延迟量，以使得所述的第二时钟信号的相位同步于所述的第一时钟信号的相位； 　假锁定检测部，其被配置用于检测所述的第一时钟信号与第二时钟信号的假锁定状态；以及　假锁定状态解除部，其被配置用于在检测到所述的假锁定状态时改变所述的延迟线路中的延迟量。

【技术特征摘要】
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【专利技术属性】
技术研发人员：千田满，水桥比吕志，小出元，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]