时钟发生器制造技术

本发明专利技术提供一种时钟发生器，其可以以足够精确的步进选择输出时钟频率，而不需要比输出时钟频率更高的频率，给ＩＣ芯片带来高性能和低能耗，一个时钟发生器包括一个ＰＬＬ电路（３，４，５和６），它通过对标准时钟信号进行频率倍乘产生输出时钟信号，一个可变分频器（２），通过对输入时钟信号进行分频得到供给所述ＰＬＬ电路的标准时钟信号；以及一个控制装置（７），用于有选择地控制可变分频器（２）的分频系数。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种时钟发生器包括：一个ＰＬＬ（锁相环路）电路，通过对标准时钟信号进行频率倍乘产生一个输出时钟信号；一个可变分频器（２），通过对输入时钟信号进行分频得到供给所述ＰＬＬ电路的标准时钟信号；以及一个控制装置（７），用于有选择地控制所 述可变分频器（２）的分频系数。

【技术特征摘要】
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【专利技术属性】
技术研发人员：川村隆裕，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]