多数表决电路以及多数表决电路的测试和维护制造技术

本发明专利技术涉及多数表决。多个输入信号分别由分开的监控器监控，一个监控器用于每个信号。每个监控器产生一个表示监控信号状态的控制信号。所产生的控制信号被送到电平控制单元。电平控制单元根据控制信号控制到多数表决电路的输入电平。取代错误的信号，电平控制单元选择具体逻辑电平信号送到多数表决逻辑。选择被称为替换信号的这些逻辑电平以使替换信号不影响剩余校正信号。另外，监控多数表决输出信号以便有选择地产生一个报警。根据第一程序通过停止输入信号测试表决功能度，由此产生一个报警停止输入信号测试表决功能度，根据第二程序通过停止输入信号，避免报警。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
,和测试以及多数表决维护的硬件设计的制作方法
本专利技术一般涉及信号的多数表决，特别涉及多数表决电路，以及多数表决电路的测试和维护。
技术介绍
在很多
的多种技术应用中频繁使用多数表决。特别是，多数表决在容错或冗余系统中尤为重要。这种系统的实例是时钟发生系统和数据处理系统。通常，多数表决电路接受多个逻辑输入信号以产生一个表示输入信号的多数表决的逻辑输出信号。在三个输入信号的情况下，一般根据下面的简单的布尔表达式(A AND B)OR(A AND C)OR(B AND C)执行多数表决，其中A，B和C表示输入到多数表决电路的信号的逻辑电平。如果出现所有三个输入信号，并且如果三个输入信号中的多数为高电平，则多数表决电路将多数表决输出信号设定到高电平，反之，将输出信号设定到低电平。在信号为错误输入信号的情况下，多数表决电路将仍能够产生一个正确的输出信号。然而，常规的多数表决电路在有效处理多于一个的错误输入信号时存在问题；特别是对于输入信号为周期性的情况。1986，4，15颁布给Ishii等人的美国专利4,583,224涉及冗余控制，特别是使用多数表决逻辑的容错冗余控制。这里公开一种冗余控制系统，其中来自三个等效信号处理器的三个控制信号进行多数表决操作以产生一个信号多数表决控制信号。使用多数表决控制信号用于控制一个诸如自动发电厂之类的装置和系统。控制信号相互比较，并且如果控制信号中的一个与其他控制信号不同，则不同的控制信号被认为是不正常的和并产生与异常信号对应的错误检测信号。还提供用于产生一组预定电平，“0”或“1”的信号。一个切换装置接收控制信号，错误检测信号和将与错误检测信号无关的控制信号送到多数表决电路的设定信号，以及将设定信号而不是异常控制信号送到多数表决电路。当到多数表决电路的三个输入中的一个固定具有设定电平“1”时，该逻辑电路等效于一个备有剩余输入的OR门。另一方面，当三个输入中的一个固定具有设定电平“0”时，该逻辑电路等效于一个使用剩余输入的AND门。显然，美国专利4,583,224中的控制系统适合于静态信号，并且在三个控制信道中的两个出现故障之后，仅通过预先确定是逻辑电平“0”还是“1”来代替异常控制信号可继续自动防故障控制操作。专利技术概述本专利技术的一般目的是提供一个用于信号的多数表决的改进和稳定的硬件设计。特别是，本专利技术的一个目的是提供控制多数表决并修正错误输入信号的电路。无论一个或多个输入信号是错误的，必须进行多数表决以便产生一个被明确定义并校正的输出信号。作为一个实例，如果对诸如时钟信号之类的动态或周期性的信号执行多数表决，并且一个或多个时钟信号已停止，则无论输入时钟是停止在高逻辑电平还是低逻辑电平，则必须产生一个校正的输出时钟。进一步的目的是提供一个时钟发生系统以及基于改进的多数表决硬件设计的相应方法。本专利技术的再一目的是能够进行多数表决的测试和维护。为此目的，提供多数表决的测试和维护方法以及相应设备。由于维护的原因，在不影响系统的情况下，需要能够检查多数表决功能度为实际工作的情况。通过附属权利要求书定义的本专利技术解决这些和其他目的。本专利技术提供下面的优点-稳定的多数表决功能；-对于电信交换中的时钟系统之类的系统，所使用的多数表决逻辑对于干扰或故障更不敏感；-在不产生干扰的情况下进行维护测试，因此这就意味着能够更经常地进行这种测试，甚至在例行程序的基础上；和-提高稳定性和业务可行性通过阅读对于本专利技术实施例的详细描述，本专利技术的其他优点将更加显而易见。附图的简要说明在附属权利要求书提出了被认为是本专利技术特征的新颖特点。然而，结合附图，参照特定实施例的详细描述将更好理解本专利技术本身，以及其他特点和优点，其中附图说明图1是表示根据本专利技术的交换集成电路中的整个时钟系统的相关部件的示意电路图；图2是根据本专利技术的时钟监控器的示意电路图；图3是图2的时钟监控器的操作所包含的信号的示意时序图；图4是根据本专利技术的电平控制单元和多数表决的示意电路图；图5是根据本专利技术的方法的示意流程图；图6是根据本专利技术的时钟的监控器的示意电路图；图7A-C是当多数表决时钟信号异相时图6的多数表决时钟监控器的操作所包含的信号的示意时序图；和图8是用于测试一个校正多数表决电路的多数表决功能性的方法的示意流程图。专利技术实施例的详细说明通常，如上所述，多数表决适用于很多
，和不同的输入信号类型。然而，下面，将参照示意性的实例描述本专利技术。另外，将涉及一个特定的技术应用，即，电信交换中的时钟和同步信号发生系统解释本专利技术。自然，应理解本专利技术不限定为该特定实例。一个电信交换系统一般包括一个时钟发生系统，该系统提供时钟交换内的电路和同步信号。为满足安全性和可靠性的要求，时钟发生系统一般为冗余系统。通过使用多个时钟发生单元保证时钟发生系统的冗余。换言之，该时钟发生单元具有多种形式，通常为重复的或重复三次的。这些时钟发生单元也被称为时钟模块。假定电信交换的一个实例具有三个独立的时钟模块。每个时钟模块产生一个时钟信号和一个低频同步信号。在三个时钟信号和三个同步信号以外通常要求一个主时钟信号和一个主同步信号。为此目的，显然硬实用多数表决逻辑。由于基于本专利技术的思想基本用于相同的时钟信号和同步信号，因此将主要就时钟信号的多数表决描述本专利技术。下面，当提到4MHz时钟信号时，实际意味着4.096MHz的时钟信号。以相同方式，24MHz时钟信号含义是24.576MHz的时钟信号，以及48MHz时钟信号含义是49.152MHz的时钟信号。在所公开部分，术语“触发器”将指定一个常规的数据触发器。在图中，符号SIGNAL(这里x是一个正整数)表示一个x+1位的信号。的改进的硬件设计本专利技术的第一方面涉及一个的改进和稳定的硬件设计。在详细描述本专利技术的第一方面之前，现在简要解释一下改进的硬件设计的总的思想。根据本专利技术，来自时钟模块的时钟信号由分开的时钟监控器分别监控，用于每个时钟信号的一个时钟监控器，以检查时钟信号是否正常运行。每个时钟监控器检测其相应的时钟信号是否已停止，并产生一个表示监控时钟信号状态的控制信号。作为一个实例，具有逻辑电平“1”的控制信号表示一个停止或错误的时钟信号，反之，具有逻辑电平“0”的控制信号表示一个校正和定义明确的时钟信号。所产生的时钟信号被送到一个电平控制单元。该电平控制单元根据控制信号控制输入电平到多数表决电路。取代已停止切换的时钟信号，电平控制单元选择被送到多数逻辑电路的具体逻辑电平信号。选择称为替换信号的这些具体逻辑电平，以便替换信号不干扰剩余校正时钟信号。以这种方式，即使多于一个的时钟信号停止，多数表决逻辑仍可进行。在由多数表决电路执行实际的多数表决操作之前，电平控制单元校正错误时钟信号，并且在该意义上，改进的多数表决硬件设计是预-校正的。根据本专利技术的改进的多数表决电路的一个明显优点是，无论时钟信号是停止在高逻辑电平还是低逻辑电平，其能够处理两个停止信号。在这点上，本专利技术的多数表决电路适用于动态或周期性的输入信号，例如时钟和同步信号。为更好理解本专利技术，现在参照示范实例将详细描述多数表决硬件设计。下面，假定在一个交换机存在三个时钟模块，每个时钟模块产生一个时钟信号。图1是表示根据本专利技术的示范实施例的一个交换集成电路中的整体冗余本文档来自技高网...

【技术保护点】
一种响应至少三个逻辑输入信号用于产生多数表决输出信号的多数表决电路，所述电路包括： 至少三个输入信号监控器，其中的每一个能够监控用于产生一个表示逻辑输入信号的状态的一个相应的逻辑输入信号； 信号发生器，用于产生第一预定逻辑电平的第一恒定电平信号，和第二预定逻辑电平的第二恒定电平信号； 第一信号选择器，具有用于在一个输入端接收逻辑输入信号的第一个和在另一个输入端接收所述第一恒定电平的两个输入端，和一个用于接收对应于所述第一逻辑输入信号的控制信号的控制端，用于选择所述第一逻辑输入信号和响应于相应的控制信号作为选择器输出信号的所述第一恒定电平信号中的一个； 第二选择器，具有用于在输入端中的一个接收逻辑输入信号的第二个和在另一个输入端接收所述第二恒定电平信号的两个输入端，和一个用于接收对应于所述第二逻辑输入信号的控制信号的控制端，用于选择所述第二逻辑输入信号和响应于相应的控制信号作为选择器输出信号的所述第二恒定电平信号中的一个；和 第三选择器，具有用于在输入端中的一个接收逻辑输入信号的第三个和在另一个输入端接收所述控制信号中的预定一个的两个输入端。和一个用于接收对应于所述第三逻辑输入信号的控制信号的控制端，用于选择所述第三逻辑输入信号和响应于相应的控制信号作为选择器输出信号的所述预定控制信号中的一个；和 一个多数表决电路，该电路响应于所述选择器输出信号用于产生多数表决输出信号。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：SHB达维德森，OP马丁森，CM卡斯森，
申请(专利权)人：艾利森电话股份有限公司，
类型：发明
国别省市：SE[瑞典]