具有对称上升和下降时钟沿类型时延量的延时锁相环制造技术

提供了在其中通过接收机接收输入脉冲序列的电路和方法。该电路包括延时锁相环。延时锁相环包括脉冲发生器，用于产生响应于接收输入脉冲序列的前沿的第一脉冲和响应于接收输入脉冲序列的后沿的第二脉冲。第一脉冲和第二脉冲组合成复合输入信号。延时锁相环也包括可变延时线，用于产生在由延时线提供的选定的延时以后的复合输出脉冲序列。延时锁相环用来选择可变延时线的延时量，以便产生与输入脉冲序列具有预定相位关系的复合输出脉冲序列。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总的涉及延时锁相环。正如技术上所熟知的，延时锁相环被广泛地使用于各种各样的应用中，用来产生一个与接收信号(例如输入脉冲序列)同相的输出信号。附图说明图1上显示了一个这样的应用，其中由集成电路芯片构成的接收机12(即，缓冲器)接收例如为系统时钟SYS_CLK的输入脉冲序列。接收机12赋予接收的脉冲以有限的时延量Δ。为了产生在相位上与输入时钟脉冲对准的输出脉冲序列(即，为了保持在输出脉冲序列与输入时钟脉冲之间的预定的相位关系)，有时提供了延时锁相环(DLL)14。延时锁相环(DLL)14包括相位比较器16、可变延时线18(典型地是数字控制延时线)、以及固定延时器20。固定延时器20具有与接收机12相同的时延量Δ。接收机12的输出(即，DLL14的输入)被馈送到相位比较器16的一个输入端22，以及DLL14的输出被馈送到相位比较器16的另一个输入端24。在稳态时，相位比较器16的输出将迫使数字控制延时线18的时延量为时延nT-Δ，其中T是馈送到接收机12的时钟脉冲的周期以及n是整数。也就是，可变延时线18的输出被反馈到相位比较器16的输入端24。相位比较器的输出是相位误差信号，相位误差信号驱动延时线18的时延，以使得误差被驱动为零。这样，在稳态时(即，当相位误差被驱动为零时)，通过接收机12和延时线18的总的时延是Δ+(nT-Δ)＝nT。也就是，在数字控制延时线18的输出端处产生的脉冲序列(即，DLL的输出)，在稳态时，是与由接收机12接收的SYS_CLK时钟序列同相或时间对准的(即时间上一致)。正如所熟知的，每个脉冲具有一个前沿，后面有一个后沿。这些脉冲沿具有不同的沿的类型，即，前沿可以是上升沿类型，在这种情况下，后沿是下降沿类型；或者，另一种情况下，前沿可以是下降沿类型，在这种情况下，后沿是上升沿类型。正如技术上熟知的，某些数字器件响应于时钟脉冲的前沿和后沿而运行。例如，双数据率同步动态随机存取存储器(DDR-SDRAM)对于被馈送到这样的DDR-SDRAM的时钟脉冲要求其前沿和后沿的时序指标。更具体地，当系统时钟脉冲被馈送到DDR-SDRAM芯片时，脉冲被芯片上的接收机接收。接收机给予时钟脉冲以时延。为了补偿这个时延量，有时使用DLL。如上所述，DLL可包括数字控制延时线。一个这样的延时线包括n-沟道场效应晶体管(NFET)和p-沟道场效应晶体管(PFET)。由于采取各种不同的处理方案，PFET相对于NFET的可产生出的电流的大小而发生变化，由此造成上升和下降沿类型在PFET/NFET延时线中的传播之间的斜歪(即，时钟脉冲上升延时不同于时钟脉冲的下降延时)。这在DLL系统中引入了“抖动”，以及对最高运行的真实数据率(例如，200MHz)产生有害影响。对于100MHz时钟的5纳秒(ns)的典型的延时线长度，这样的处理变动效应可对上升和下降延时有大约0.5ns的调节。按照本专利技术，提供了一种具有用于接收输入脉冲序列的接收机和被耦合到该接收机输出端的延时锁相环的电路。延时锁相环包括响应于在接收机输出端处产生的接收的输入脉冲序列的脉冲产生器，用于产生响应于接收的输入脉冲序列的前沿的第一脉冲、和响应于接收的输入脉冲序列的后沿的第二脉冲。第一脉冲的前沿具有与第二脉冲的前沿相同的沿的类型(即，第一脉冲的前沿和第二脉冲的前沿或者都是上升沿类型、或者都是下降沿类型)。第一脉冲和第二脉冲被组合成一个包括第一脉冲和第二脉冲的复合输入信号，其中第一脉冲的前沿保持相同的脉冲沿的类型。延时锁相环也包括可变延时线，它被馈送以复合输入信号，用于在由该延时线提供的选定的延时以后产生包括第一脉冲序列和第二脉冲序列的复合的输出脉冲序列。延时锁相环响应于复合的输出脉冲序列中的第一脉冲序列和第二脉冲序列之一，用于选择可变延时线的延时，以便产生与输入脉冲序列具有预定的相位关系的复合输出脉冲序列。通过这样的设备，每个接收的输入脉冲的前沿和后沿用具有相同的前沿类型的脉冲来代表(即，第一脉冲的前沿和第二脉冲的前沿都是相同的脉冲沿的类型；即，或者都是上升沿类型、或者都是下降沿类型)。所以，通过使用响应于第一输出脉冲(即，与输入脉冲序列的前沿有关的脉冲)或第二输出脉冲(即，与输入脉冲序列的后沿有关的脉冲)之一而运行的延时锁相环，确保了输入脉冲序列的前沿和后沿的正确的相位对准关系。用另一种方式来说，由于这样的脉冲沿的类型是根据接收的脉冲序列的前沿和后沿而产生的，延时锁相环以相同的沿的类型运行。这样，因为延时线的延时特性对于输入脉冲序列的前沿和后沿是相同的，所以输出脉冲序列在时间上是与输入脉冲序列正确地对准的。按照本专利技术的另一个实施例，延时锁相环包括一个相位比较器，用于根据输出脉冲序列中的脉冲与输入脉冲序列中的脉冲之间的时间差值来产生对于可变延时线的控制信号。按照本专利技术的另一个实施例，延时锁相环包括一个逻辑网络，用于只允许第一和第二脉冲中的一个能从接收机传送到延时线，直到相位比较器提供一个关于输出脉冲序列具有与输入脉冲序列的上升和下降沿类型在时间上对准的上升沿类型的指示为止。按照本专利技术的另一个实施例，相位比较器包括由输出脉冲序列中的脉冲对其进行馈送的第一输入端和由接收的输入脉冲序列中的脉冲馈送的第二输入端。延时锁相环包括由输出脉冲序列和选通信号对其进行馈送的选通门；和响应于第一和第二脉冲之一的选通脉冲产生器，用于在第一脉冲期间产生选通信号以使输出脉冲序列能够通过该选通门传送到相位比较器，以及在第二脉冲期间禁止输出脉冲序列通过选通门传送到相位比较器。按照本专利技术的另一个实施例，提供了一种用于产生与输入脉冲序列在时间上具有预定的时间关系的输出脉冲序列的方法。该方法包括使输入脉冲序列传送通过接收机和产生一个具有与输入脉冲序列的前沿和后沿在时间上对准的前沿和后沿的相应的输出脉冲序列。按照本专利技术的一个实施例，该产生步骤包括响应于每个接收的输入脉冲序列的前沿而产生第一脉冲和响应于每个接收的输入时钟脉冲序列的后沿而产生第二脉冲；以及将第一和第二脉冲馈送通过延时锁相环的延时线，以便在延时线的输出端产生输出脉冲序列。按照本专利技术的一个实施例，该产生步骤包括根据输出脉冲序列中的脉冲与接收的输入脉冲序列中的脉冲之间的时间差值来产生对于可变延时线的控制信号。按照本专利技术的一个实施例，该产生步骤包括只使得第一和第二脉冲中的一个脉冲能从接收机传送到延时线，直到提供一个关于输出脉冲序列具有与输入脉冲序列的上升和下降沿在时间上对准的上升和下降沿的指示为止。当结合附图来参照以下的详细说明。将很容易明白本专利技术的其它特性以及专利技术本身，其中图1是具有按照现有技术的延时锁相环的电路的方框图；图2是具有按照本专利技术的延时锁相环的电路的方框图；图3A-3I是图2的电路中产生的信号的时序图。现在参阅图2，图上显示了用于接收输入脉冲序列(这里是系统时钟脉冲SYS_CLK(图3A))的电路30。每个脉冲具有前沿31，这里是上升沿类型，以及后沿33，这里是下降沿类型，如图3A所示。该电路包括延时锁相环(DLL)32。DLL32是响应于接收的输入脉冲序列的前沿和后沿，从而产生相应的输出脉冲序列DLL_OUT(图3F)，它的前沿和后沿具有与输入脉冲序列SYS_CLK的前沿和后沿的预定的相位对准，本文档来自技高网...

【技术保护点】
一种电路，包括： 接收机，用于接收输入脉冲序列；以及 延时锁相环，被耦合到接收机的输出端，延时锁相环包括： 响应于在接收机输出端处产生的接收的输入脉冲序列的脉冲发生器，用于产生响应于接收的输入脉冲序列的前沿的第一脉冲、和响应于接收的输入脉冲序列的后沿的第二脉冲，第一脉冲的前沿具有与第二脉冲的前沿相同的沿的类型； 逻辑网络，用于把第一脉冲和第二脉冲组合成一个包括第一脉冲和第二脉冲的复合的输出信号，其第一脉冲的前沿保持相同的沿的类型； 可变延时线，被馈送以复合输入信号，用于在由延时线产生的选定的延时以后产生包括第一脉冲序列和第二脉冲序列的复合的输出脉冲序列；以及 其中延时锁相环响应于复合的输出脉冲序列中的第一脉冲序列和第二脉冲序列之一，以用于选择可变延时线的延时，以便产生与输入脉冲序列具有预定的相位关系的这种复合输出脉冲序列。

【技术特征摘要】
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【专利技术属性】
技术研发人员：AM楚，JA菲菲尔德，JE罗特拉，JM多尔图，
申请(专利权)人：因芬尼昂技术北美公司，国际商业机器公司，
类型：发明
国别省市：US[美国]