一种工作可靠的时钟鉴相逻辑电路制造技术

一种工作可靠的时钟鉴相逻辑电路，是由四个Ｄ触发器、一个二选一选择器和两个反相器构成的，其中第一Ｄ触发器和第二Ｄ触发器的时钟输入端分别接收来自外界需要鉴相的第一时钟信号和第二时钟信号，其输出端有时钟相差信号、时钟相位超前标志信号和滞后标志信号。该电路结构非常简单，既节省电路板空间，又工作稳定可靠，锁相速度快；尤其是可以直接得到时钟相位的超前和滞后关系，具有很好的应用前景。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种工作可靠的时钟鉴相逻辑电路，是由四个Ｄ触发器、一个二选一选择器和两个反相器构成的，其特征在于：上述各个器件的连接关系是这样的： 第一Ｄ触发器，其时钟输入端接收来自外界需要鉴相的第一时钟信号（ＣＬＫ１），其清零端与一个反相器的输出端相连接，该反相器的输入端与来自外界需要鉴相的第二时钟信号（ＣＬＫ２）相连接，其状态输出端分别接至第三Ｄ触发器的状态输入端和选择器的一个输入端； 第二Ｄ触发器，其时钟输入端接收来自外界需要鉴相的第二时钟信号（ＣＬＫ２），其清零端与另一个反相器的输出端相连接，该反相器的输入端则与来自外界需要鉴相的第一时钟信号（ＣＬＫ１）相连接，其状态输出端分别接至第四Ｄ触发器的状态输入端和选择器的另一个输入端，上述第一Ｄ触发器和第二Ｄ触发器的状态输入端都与Ｖｃｃ相连接； 第三Ｄ触发器，其时钟输入端接收来自外界需要鉴相的第二时钟信号（ＣＬＫ２），其状态输出端则接至上述选择器的选择输入端，同时，又作为本电路的时钟相位超前标志信号的输出端； 第四Ｄ触发器，其时钟输入端接收来自外界需要鉴相的第一时钟信号（ＣＬＫ１），其状态输出端则作为本电路的时针相位滞后标志信号的输出端； 选择器，其输出端是本电路的时钟相差信号的输出端。...

【技术特征摘要】

【专利技术属性】
技术研发人员：李君瑛，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]