本发明专利技术的压控振荡电路（１０）包括，按控制电压（Ｖｃｎ）输出驱动电压（Ｖｏｓ）的驱动电压生成电路（１１），和接受驱动电压（Ｖｏｓ）进行操作的环型振荡电路（２０）。驱动电压生成部（１１），利用由接受电源电压（Ｖｄｄ）操作的运算放大器（１２）所形成的反馈电路生成驱动电压（Ｖｏｓ）。因此，可抑制叠加在电源电压（Ｖｄｄ）的高频分量，即噪声的影响，从而稳定地生成相位变动小的输出时钟（ＣＬＫＯ）。（*该技术在2021年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及压控振荡电路，具体而言，涉及可根据控制电压改变振荡频率的压控振荡电路，以及具有此压控振荡电路的锁相环电路，即PLL(Phase Locked Loop)电路。
技术介绍
为了使搭载于同一系统的大量内部电路协同操作，生成同步时钟的锁相环电路(PLL电路)被广泛利用。尤其是近年来，随着LSI(Large Scale Integrated circuit大规模集成电路)小型化的高速度发展，搭载LSI系统整体的时钟与LSI内部时钟之间的相移容限幅度随之变窄，补偿相移的PLL电路的使用机会逐渐增大。其结果，为在宽频率范围输出同步时钟，需要大量地配置PLL电路，这就导致了设计负荷的增加。因而，加宽PLL电路的输出频率范围(以下也称锁定范围)，并尽量利用单一的PLL电路覆盖所需的频率范围，这一点变得非常重要。由于PLL电路的锁定范围在很大程度上取决于所含压控振荡器(VCOVoltage Controlled Oscillator)的输出频率范围，因此，确保压控振荡电路具有宽输出频率范围非常重要。此类压控振荡电路的一般结构，如特开平9-200001号公报的图2所公开的那样。以下，对该公报公开的压控振荡电路的一般结构称为现有技术。图12表示现有技术的压控振荡电路70的结构电路图。参照图12，压控振荡电路70具有由3级反相器构成的环型振荡器。该环型振荡器具有，由P型晶体管51a和N型晶体管51b形成的反相器；由P型晶体管52a和N型晶体管52b形成的反相器；以及由P型晶体管53a和N型晶体管53b形成的反相器。决定该环型振荡器延时值的电容器51c、52c、53c分别与各反相器的输出节点相耦合。压控振荡电路70具有，在栅极接受固定电压Vf的P型晶体管54；在栅极接受控制电压Vc的P型晶体管55；和构成电流镜的N型晶体管56及57。压控振荡电路70还具有，提供电源电压Vdd的电源节点和3级反相器之间分别耦合，并控制向各反相器提供的操作电流的P型晶体管59、60、61；和与晶体管59和电流镜的晶体管58。压控振荡电路70另外还具有，提供接地电压Vss的接地节点和反相器之间分别耦合的N型晶体管62、63、64。在压控振荡电路70中，由3级反相器构成的环型振荡器进行振荡操作。此环型振荡器的振荡频率按以下方式决定。在栅极接受固定电压Vf的晶体管54的漏极和源极之间流过的电流，和在栅极接受控制电压Vc的晶体管55的漏极和源极之间流过的电流之和流入晶体管56。流过晶体管55的漏极和源极之间的电流由控制电压Vc控制。由于晶体管56同晶体管57构成电流镜，所以在晶体管57也流过与晶体管56相同的电流，此电流也流过晶体管58。由于晶体管58同晶体管59构成电流镜，所以在晶体管59也流过相同的电流。而且，在电流控制用的晶体管60及61，分别流过与晶体管59(晶体管58)的规格比成比例的电流。同样，在电流控制用的N型晶体管62、63、64，流过与晶体管57(晶体管56)的规格比成比例的电流。这样，振荡频率由分别流过构成环型振荡器的3级反相器的操作电流，和延时用电容器51c、52c、53c的值所决定。各电容器51c、52c、53c，作为构成环型振荡器的各级反相器的负载电容，决定各级的延迟时间。因此，压控振荡电路70的振荡频率，通过改变输入到晶体管55的栅极的控制电压，而改变流过形成环型振荡器各反相器的操作电流，而被改变。此外，由于还可通过改变输入到晶体管54的固定电压Vf的设定值，流过环型振荡器各反相器的操作电流值同样发生变化，因此，即使在相同控制电压Vc的作用下，振荡频率也不相同。总之，可以获得以固定电压Vf为参数的多个振荡频率-控制电压Vc特性。虽然如此，现有技术的压控振荡电路70，依据被输入的控制电压Vc，进行电压-电流转换，决定环型振荡器中的各反相器的操作电流。其结果，具有相应于反相器操作电流的振荡频率的时钟CLKO由环型振荡器输出。所以，由于是以电流值控制环型振荡器的振荡操作，因此难以扩大振荡频率范围。从而，用如此的电压振荡电路即使构成PLL电路，也难以实现锁定范围的PLL。另外，作为PLL电路生成的时钟跳动(相位偏移)的主要原因，叠加在电源电压的噪声(此后只称为电源噪声)被列举出来。在这里，再参考一下图12，当噪声出现在由电源节点提供的电源电压Vdd上时，直接改变电流控制用P型晶体管58、59、60、61的源电压，因此，电源噪声的影响直接作用于构成环型振荡器各反相器的操作电流上。其结果，压控振荡电路70的振荡频率也直接受到电源噪声的影响。因此，针对现有技术的压控振荡电路70，需要用于降低电源噪声的稳压电路或滤波电路。图13表示对应压控振荡电路70的电源电压所配备的滤波电路结构的电路图。参照图13，滤波电路71具有，电源节点75和提供接地电压Vss的接地节点之间耦合的平滑电容72，及与电源节点75串联耦合的电阻元件73。滤波电路71，通过平滑电容72及电阻元件73形成的低通滤波器，可以防止在电源电压Vdd上重叠的高频率成分，即噪声传输到电源节点75上。然而，在如此的滤波电路71中，当电阻元件73呈现大值时，电源节点75的电压级下降。因此，为了使由电阻元件71的电阻值和平滑电容72的电容值的乘积所决定的截止频率足够低，平滑电容72的电容值需要呈现一个值。其结果，平滑电容72的占用面积增加，所产生的问题是布局设计受到了限制。下面将概括一下本专利技术根据本专利技术的第一个方面一种接受电源电压进行操作的压控振荡电路，其具有电压生成电路和环型振荡电路。电压生成电路依据外部输入的控制电压设定偏置电压级。电压生成电路包括，接受电源电压进行操作的单级结构放大器的运算放大器。该运算放大器具有，与控制电压及基准电压的每一方分别电耦合的第1及第2输入端子，和输出偏压的输出端子。电压生成电路还包括，输出端子与第1及第2输入端子之一之间耦合的反馈电路。环型振荡电路具有，分别接受偏压进行操作的、环状耦合的奇数个反相器。因此，此专利技术的主要优点在于，通过包括频率特性好的单级结构运算放大器的电压生成电路所生成的偏压，控制环型振荡器的振荡频率，因此，可以实现能稳定地生成相变小的时钟，并频率特性良好的压控振荡电路。根据此专利技术的另一方面，接受电源电压进行操作的压控振荡电路，具有电压生成电路和环型振荡电路。电压生成电路，接受控制电压的同时按给定的放大率进行放大，以生成具有电压级不同于控制电压的偏压。环型振荡电路生成具有对应偏压频率的时钟。环型振荡电路具有分别接受偏压进行操作的环状耦合的奇数个反相器。因此，根据此专利技术的压控振荡电路，通过包括运算放大器的电压生成电路所生成的偏压，控制环型振荡器的振荡频率，因此，可抑制由于电源电压重叠噪声造成的负面影响，可以稳定地生成相变小的时钟。根据此专利技术的再一方面，为使内部电路同步于基准时钟进行操作而生成输出时钟的锁相环电路，具有相位比较电路，控制电路，和压控振荡电路。相位比较电路比较基准时钟与内部电路的反馈时钟的相位。控制电路根据比较电路的相位比较结果，设定控制电压的电压级。压控振荡电路接受电源电压进行操作，并向内部电路提供相应于控制电压的频率的输出时钟。压控振荡电路包括，根据控制电压设定偏压电压级的电压生成电路。电压生成本文档来自技高网...
【技术保护点】
一种压控振荡电路，用于接受电源电压（Ｖｄｄ）并进行操作，其包括：电压生成电路（１１，５１，５３），用于根据外部输入的控制电压（Ｖｃｎ），设定偏压（Ｖｏｓ）电压级，所述电压生成电路包括接受所述电源电压并进行操作的单级结构运算放大器（１ ２），所述运算放大器具有，与所述控制电压和基准电压（Ｖｓｓ）的每一方分别电耦合的第１和第２输入端子（１３ａ，１３ｂ），和输出所述偏压的输出端子（１３ｃ），以及所述电压生成电路还包括在所述输出端子与所述第１和第２输入端子的 一方之间耦合的反馈电路（１４，１７）；和环型振荡电路（２０），用于生成具有相应于所述偏压的频率的时钟（ＣＬＫＯ），所述环型振荡电路具有各个都是接受所述偏压并进行操作的、环状耦合的奇数个反相器（２１）。
【技术特征摘要】
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【专利技术属性】
技术研发人员：伊藤良明，太田贺之，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]
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