鉴频鉴相器，包括上升边鉴频鉴相器两个半电路的鉴频鉴相逻辑模块－上升边鉴频鉴相逻辑模块，其特征在于还包括下降边鉴频鉴相器两个半电路的鉴频鉴相逻辑模块－下降边鉴频鉴相逻辑模块，该下降边鉴频鉴相逻辑模块与所述上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器的上、下半电路的鉴频鉴相逻辑模块－双边鉴频鉴相逻辑模块，该上、下半电路的双边鉴频鉴相逻辑模块输出端与一个由组合逻辑构成的输出逻辑模块相连，所述输出逻辑模块将上、下半电路的双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作使得在输入信号的上升边和下降边都产生正比于两输入信号相差的ｕｐ／ｄｎ信号。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术属于集成电路设计
，尤其涉及鉴频鉴相器和锁相环。
技术介绍
锁相环(Phase Locked Loop-PLL)作为现代时钟发生器的主要部件，已经成为集成电路中不可或缺的一个模块。随着SoC(System-on-Chip)技术，IP核技术的发展，锁相环作为一个基本的IP模块，在无线通讯和微处理器电路中有着广泛的应用。特别是现代通讯业的迅速发展，蜂窝电话(Cell Phone)和蓝牙技术(Blue Tooth)的涌现，对片内同步和片间同步都提出了新的要求。因此，对锁相环电路的研究也更加受到人们的关注。锁相环是由鉴频鉴相器(Phase/Frequency Detector-PFD)、环路滤波器(Loop Filter-LF)、和压控振荡器(Voltage-Controled Oscillator-VCO)三个基本部分构成的自动相位控制的负反馈环电路。其中鉴频鉴相器对输入信号V1(t)和压控振荡器的输出信号Vo(t)的相位进行比较，产生对应于两信号相位差的误差电压Vd(t)。目前常见的鉴频鉴相器电路结构有传统的基于触发器型的鉴频鉴相器，预充电式鉴频鉴相器(ptPFD)，nc-级鉴频鉴相器。传统的基于触发器的鉴频鉴相器延迟大，工作速度慢，鉴相死区大，占用面积大；预充电式鉴频鉴相器工作速度较快，但是仍存在鉴相死区，电路仍然比较复杂；nc-级鉴频鉴相器“无”死区，电路结构比较简单，但是功耗大，频率敏感度小，噪声特性差。这几种鉴频鉴相器采用的都是单边鉴相机制，即只在输入信号的上升或下降沿输出up/dn信号，因此鉴相增益小，工作速度低。
技术实现思路
本专利技术的目的是提供一种鉴频鉴相速度快、增益高、减少相位误差累积、低功耗、电路结构简单的双边鉴频鉴相器(biPFD)。在此基础上又提供了一种除了具有双边鉴频鉴相器已有优点外还具有稳态相差和相位噪声小、“无”鉴相死区优点的自调节双边鉴频鉴相器(Self-adjusting biPFD)。本专利技术的又一目的是提供一种采用本专利技术的鉴频鉴相器的锁相环，该锁相环具有收敛速度快，稳态相差小，功耗小，jitter小的优点。本专利技术的基本思路如下目前常见的鉴频鉴相器结构都采用的单边鉴相机制，即只在输入信号的上升或下降沿输出up/dn信号。为了提高鉴频鉴相器的速度，本专利技术在nc级鉴频鉴相器(ncPFD)的基础上提出了一种双边鉴频鉴相器，采用双边鉴相机制来提高鉴频鉴相器鉴相速度，即在输入信号的上升和下降沿都产生up/dn信号。这样在输入信号的一个周期内进行两次鉴相，在其上升和下降沿都会输出up/dn信号脉冲，因而充放电速度几乎是单边鉴频鉴相器的两倍，相当于将鉴频鉴相器的增益提高一倍。虽然本专利技术提出的双边鉴相器具有鉴频鉴相速度快、增益高、减小相位误差积累、功耗小、电路结构简单的优点，但是同时也存在稳态噪声大的缺陷。由于双边鉴频鉴相器在输入参考信号的上升，下降沿同时鉴相，理想情况下，当环路锁定时，输入信号和反馈信号的上升，下降边都将对齐，只有很小的稳态相差和相位噪声。但事实上，反馈信号的占空比一般并不是50％，即使使用D触发器进行2分频或者利用占空比调节器进行调节，也不可能达到绝对的50％的占空比。也就是说，实际上不可能同时保证输入信号和反馈信号的上升，下降边都很好的对齐。因此本专利技术在双边鉴频鉴相器的基础上，又提出了一种自调节双边鉴频鉴相器结构，其设计思想是在双边鉴频鉴相器电路结构基础上，加入适当的延迟单元和控制单元，使双边鉴频鉴相机制在输入信号相位误差较小时自动转入单边鉴相机制。从而使电路既拥有了在大相差时工作速度快的优点，又在小相差时，避免了双边鉴相机制为了要求双边对齐，结果使稳态相差和相位噪声大的缺点。本专利技术的技术方案如下双边鉴频鉴相器(biPFD)，包括上升边鉴频鉴相器(upPFD)的两个半电路鉴频鉴相逻辑模块一上升边鉴频鉴相逻辑模块，还包括一个下降边鉴频鉴相器(dnPFD)的两个半电路鉴频鉴相逻辑模块一下降边鉴频鉴相逻辑模块，该下降边鉴频鉴相逻辑模块与所述上升边的鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器的上、下半电路鉴频鉴相逻辑模块一双边鉴频鉴相逻辑模块。该上、下半电路的双边鉴频鉴相逻辑模块输出端与一个由组合逻辑构成的输出逻辑模块相连，所述输出逻辑模块将上半电路双边鉴频鉴相逻辑模块和下半电路双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作，使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。所述上升边鉴频鉴相逻辑模块可以由nc-stage构成。所述nc-stage可以是由两个NMOS管和一个PMOS管串联构成。PMOS管的源极接电源，漏极与一个NMOS管的漏极相连，此NMOS管的源极与另一个NMOS管的漏极相连，另一个NMOS管的源极接地；与PMOS管相连的NMOS的栅极接鉴频鉴相器的一个输入，PMOS管和另一个NMOS管的栅极接鉴频鉴相器的另一个输入。所述下降边鉴频鉴相逻辑模块可以由pc-stage构成。所述pc-stage由两个PMOS管和一个NMOS管串联构成。NMOS管的源极接地，漏极与一个PMOS管的漏极相连，此PMOS管的源极与另一个PMOS管的漏极相连，另一个PMOS管的源极接电源；与NMOS管相连的PMOS的栅极接鉴频鉴相器的一个输入，NMOS管和另一个PMOS管的栅极接鉴频鉴相器的另一个输入。为达到自调节的功能，所述的双边鉴频鉴相器，在上、下半电路的双边鉴频鉴相逻辑模块和输入信号之间接有由延迟单元构成的输入延迟模块；在上下半电路双边鉴频鉴相逻辑模块的输出端与输出逻辑模块之间接有由延迟单元构成的输出延迟模块；输入延迟模块控制输入信号的延迟，与输出延迟模块一同控制输出信号up和dn脉冲重叠部分的大小；输出延迟模块调节上、下半电路双边鉴频鉴相逻辑模块输出信号输入输出逻辑模块的延迟时间，进而控制所述鉴频鉴相器在小相差时转入单边鉴频鉴相，输出延迟模块的延迟时间决定所述鉴频鉴相器何时转入单边鉴频鉴相。构成输入延迟模块的延迟单元可以为反相器链，各反相器串联，个数为2m；构成输出延迟模块的延迟单元可以为反相器链，各反相器串联，个数为2n；其中m、n为自然数，m与n相等或不相等；所述输出逻辑模块可以为二与非门。锁相环，包括鉴频鉴相器、环路滤波器和压控振荡器，所述鉴频鉴相器采用本专利技术的双边鉴频鉴相器或自调节双边鉴频鉴相器。双边鉴频鉴相器的全电路结构框图见图3(b)，利用nc-stage和pc-stage同时工作，在输入信号的上升沿和下降沿都产生up/dn脉冲信号，大大提高了鉴频鉴相器的增益，加快了鉴频鉴相的速度。图4是双边鉴频鉴相器的鉴相波形。图4(a)是输入大相位误差时的鉴相波形，图4(b)是输入小相位误差时的鉴相波形。自调节双边鉴频鉴相器的全电路结构框图见图5，包含两个由nc-stage和pc-stage构成的上下半电路双边鉴频鉴相逻辑模块，由延迟单元构成的输入延迟模块，由延迟单元构成的输出延迟模块和组合逻辑构成的输出逻辑模块。输入信号为ref和fb，输出up和dn信号。输入延迟模块控制输入信号的延迟，与输出延迟模块一同控制输出信号up和dn脉冲重叠部分的大小；输出延迟模块通过输出延迟来调节上下半电路双边鉴频鉴相逻辑模块输出信号输入输出逻辑模块本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：吉利久，窦训金，陈中建，冯文楠，葛岩，贾嵩，刘飞，刘凌，
申请(专利权)人：北京大学，
类型：发明
国别省市：
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