电压控制延迟元件的各种时脉周期控制的介面电路及方法技术

一种电压控制延迟线电路包括：　　　　一用于ＰＭＯＳ　　ＶＢＰ的偏压部分；一用于ＮＭＯＳ　　ＶＢＮ的偏压部分；一输入部分，用于时脉信号ＩＰ和ＩＮ的模拟时脉；数个电路组件，用来与不同时脉的频率输入端（Ｎ３１，Ｎ３２和Ｐ３１，Ｐ３２）相连接；以及一输出部分，用来产生时脉信号ＯＮ及ＯＰ。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种半导体记忆体的集成电路，尤其是有关于一种介于一时脉输入信号和一延迟锁环中的一延迟组件之间的介面电路。
技术介绍
到目前为止，主要的设计功夫均导向涉及时脉输入信号和电压控制「延迟锁环」(DLL)电路上的电路设计技巧。与此项技述相关的人士已提出许多的解决方案。美国专利6,137,327号(Schnell)描述一延迟锁环电路，此电路包含一用来接收一系统时脉信号的接收器，其输出是由系统时脉信号导出的第一时脉信号。此接收器包含一延迟锁环，用来接收与延迟锁环同步的第一时脉信号。且此接收器又包含一用来接收第一时脉信号的相位检测器和一不在芯片上的驱动电路。此接收器的资料输出端是根据导自第一时脉信号的第二时脉信号，其中有一回授回路将不在芯片上的驱动电路的信号与相位检测器相耦合。此回路包含两个用于模型化目的的两个电路，其一为芯片上的延迟电路，另一为已封装的延迟电路。该系统时脉信号利用回授回路将不在芯片上的驱动电路的输出与其同步化。美国专利6,150,856号(Morzano)揭露延迟锁环、信号闭锁的方法，以及安装、启用延迟锁环的方法。该专利讨论一延迟锁环，其包含一具有两个输入端、一时脉信号、和一可与延迟线输出端相耦合的一输入端的延迟线，以及一由延迟锁环所设定的一输出时脉信号。此外还包含一相位检测器，其输出端是与延迟线的输入端相耦合。延迟组件是被配置来为相位检测器提供一额外的延迟(additionaldelay)。美国专利6,229,368号(Lee)显示一集成电路，用来产生和内部时脉信号无相位差的当地时脉信号(local clock signal)。该专利也显示一内部时脉产生电路，能产生一对于制程、温度、和噪声有较低敏感度的信号。该用于当地时脉信号的产生电路(generating circuit)包含数个相位混合器。该内部时脉产生电路包含一回授电路和一延迟锁环电路。回授电路产生一回授时脉信号，而延迟锁环电路则接收此信号和一外部时脉信号，并且产生一内部的时脉。在此
中仍有需要进一步藉由提供在不同的时脉频率下操作的方法来改善半导体记忆体元件的性能，尤其是一集成电路可藉由此方法从一陡升的时脉输入以产生一内部时脉信号，以用来当做一延迟锁环当中一延迟组件的低频操作的输入。
技术实现思路
因此，本专利技术的目的之一在提供一能在一陡升时脉输入信号和一延迟锁环中的一缓降电压控制延迟元件之间的宽频介面电路，而在斜率改变时还能保持相同的振幅。本专利技术的另一目的在提供一种方法，不论在延迟阶段的斜率较陡时是为较高的频率，抑或在延迟阶段的斜率较缓时是为较低的频率，用来产生内部时脉信号去追踪每一延迟阶段的斜率以产生内部时脉信号去追踪每个延迟阶段的斜率。为了达到这些和其它目的，本专利技术提供一集成电路，其包含一用于PMOSVBP及用于NMOS VBN的偏压部分；一用于时脉信号IP和IN的类比时脉输入部分；连接不同时脉频率输入(N31，N32和P31，P32)的电路元件；和一用来产生时脉信号ON及OP的输出部分。此外，本专利技术也可用来改变在一延迟锁环中的输入信号的斜率，其中延迟锁环使用多个延迟阶段，而且每一阶段的延迟皆为可变。至于本专利技术的详细构造、应用原理、作用与功效，则参照下列依附图所作的说明即可得到完全的了解附图说明图1为本专利技术的一时脉缓冲介面的一部分的方块图；图2为已有技术和本专利技术两者所提出的一延迟组件的电路图；图3为显示图1和图2的电路操作的时序图；图4为一延迟锁环电路的一高位准示意；。图5和图6为本专利技术电压控制延迟线VCDL的电气示意图。具体实施例方式以下为本专利技术参照所附图示而提供的一实施例，图示中相同的参考号码和符号代表相同的组件。图1显示为本专利技术一时脉缓冲介面电路的一部分。在10处这个电压控制延迟线VCDL包含一有第一、第二、第三、和第四输入端(11、12、13和14)，及第一和第二输出端(15和16)的电路。第一及第二输入端(11和12)分别接收PMOS及NMOS的偏压VBP和VBN。第三和第四输入端(13和14)分别接收模拟时脉信号IP(CLK_EXT)及IN(CLKB_EXT)。第一和第二输出端(15和16)产生含修正斜率的时脉信号，OP(DP0)和ON(DN0)，不论在延迟阶段的斜率较陡时是为较高的频率，抑或在延迟阶段的斜率较缓时是为较低的频率，去追踪延迟组件信号的斜率。在20处的延迟组件(DELAY_CELL)包含几个电路。本专利技术的DELAY_CELL1具有第一和第二输入端(21和22)，可加以操作来与11和12耦合。且本专利技术的第三和第四输入端(25和26)是配置来接收输出信号OP(DP0)和ON(DN0)。而DELAY_CELL1的第一和第二输出端会产生时脉信号ODP(DP1)和ODN(DN1)。又，本专利技术的DELAY_CELL2具有第一和第二输入端，可加以操作来与11和12耦合。且第三和第四输入端是配置来接收输出信号DP1和DN1。DELAY_CELL2可产生第一和第二输出信号DP2和DN2。另本专利技术的DELAY_CELLN具有第一和第二输入端，可加以操作来与11和12耦合。且第三和第四输入端是配置来接收输出信号DPN-1和DNN-1。而DELAY_CELLN可产生第一和第二输出信号DPN(VOUT1)和DNN(VOUT1B)。如图2所示，DELAY_CELL1包含连接至PMOS偏压VBP的输入端21；连接至NMOS偏压VBN的输入端22；连接至来自本专利技术的时脉信号IDP(DP0)的输入端25；连接至来自本专利技术的时脉信号IDN(DN0)的输入端26；产生时脉信号ODP(DP1)的第一输出端；以及产生时脉信号ODN(DN1)的第二输出端。需注意的是，VBP是作用在PMOS电晶体PA和PB的闸极上，而VBN是作用在NMOS电晶体NC的闸极上。且IDP是作用在NMOS电晶体NA的闸极上，而IDN是作用在NMOS电晶体NB的闸极上。同样需要注意的是，ODP为用于PB的闸极和汲极以及NB的汲极的共享节点，且ODN为用于PA的闸极和汲极以及NA的汲极的共用节点。本专利技术适用于一包含一个或多个该延迟组件的延迟锁环。图3为一时序上的操作图，显示用于PMOS组件上本专利技术中所建议的外部时脉信号CLK_EXT、时脉输出信号DP0和延迟组件电路组的时脉输出信号VOUT1，以及用于NMOS组件上的时脉信号CLKB_EXT、DN0、和VOUT1B。需要注意的是，本专利技术所建议的时脉信号输出需要藉延迟组件电路组来与外部的时脉信号对准。图4中所说明的延迟锁环包含一相位检测器30、一充电泵40、一参考产生器50、本专利技术提出的电压控制延迟线VCDL 10、以及延迟组件电路组20。相位检测器30将外部时脉信号CLK_EXT和CLKB_EXT的相位和延迟组件电路组VOUT1和VOUT1B的相位做一比较，并检测出在两信号间的相位差。延迟组件电路组因应相位检测器30的输出来控制延迟时间。而充电泵电路40和参考产生器50则运作以产生PMOS偏压VBP及NMOS偏压VBN。本专利技术提出的VCDL则保持时脉信号VCC的振幅以免于失真，并允许其转曲斜率以利于传播。延迟组件电路能修正时脉信号VCC的振幅，并将其与外部时脉信号对准。图5和图6为本专利技术电压控制延迟本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：田立勤，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：