时钟生成电路及具有该电路的显示设备制造技术

提供了一种时钟生成电路和具有该电路的显示设备。示例时钟生成电路包括第一电压生成部分、第二电压生成部分和中间电压生成部分。第一电压生成部分在高电平周期期间生成第一电压。第二电压生成部分在低电平周期期间生成低于第一电压的第二电压。中间电压生成部分在当第二电压变为第一电压时的第一跃迁周期和当第一电压变为第二电压时的第二跃迁周期期间，生成高于第二电压并低于第一电压的中间电压。

【技术实现步骤摘要】

本专利技术涉及能够减少能量消耗的时钟生成电路，以及具有该时钟生成电路的显示设备。
技术介绍
液晶显示器(LCD)是最广泛使用的平板显示器之一。例如，通常在诸如平面屏幕电视、膝上型计算机、蜂窝电话和数字照相机的各种电子设备中发现LCD。通常，LCD设备包括LCD面板、选通驱动电路和数据驱动电路。LCD面板包括多个以矩阵形式布置的像素。LCD面板还包括多条选通线和多条数据线。选通驱动电路依次将选通信号施加到选通线，数据驱动电路依次将数据信号施加到数据线，而且LCD面板响应于该选通信号和数据信号显示图像。选通驱动电路响应于从另一个设备施加的开始信号、接通信号、断开信号和时钟信号输出选通信号。例如，由时钟生成电路生成时钟信号，该时钟生成电路在低电平周期期间输出低电平信号并且在高电平周期期间输出高电平信号。因此，时钟信号要么是高电平信号要么是低电平信号。由以下的等式1定义传统时钟生成电路的总功耗(Pc)等式1Pc=12C(ΔV)2]]>其中‘ΔV’代表在高压和低压之间的电压差。如等式1所示，当电压差‘ΔV’增加时，总功率Pc增加。然而，当减少电压差‘ΔV’以降低功耗Pc时，改变了时钟信号的振幅。因此存在对用于降低时钟生成电路的功耗而不改变时钟信号的振幅的设备和方法的需要。
技术实现思路
本专利技术提供了能够减少功耗的时钟生成电路，以及具有该时钟生成电路的LCD设备。在本专利技术的一个方面，时钟生成电路包括第一电压生成部分、第二电压生成部分和中间电压生成部分。第一电压生成部分在高电平周期期间生成第一电压。第二电压生成部分在低电平周期期间生成低于第一电压的第二电压。中间电压生成部分在当第二电压变为第一电压的第一跃迁周期和当第一电压变为第二电压的第二跃迁周期期间，生成高于第二电压并且低于第一电压的中间电压。在本专利技术的另一个方面，显示设备包括显示面板、第一时钟生成电路、第二时钟生成电路、选通驱动电路和数据驱动电路。显示面板包括具有以矩阵形式布置的多个像素的第一衬底，以及面对该第一衬底的第二衬底。显示面板响应于施加到像素的选通信号和数据信号显示图像。第一时钟生成电路生成具有阶梯形式的第一时钟信号。第二时钟生成电路生成具有阶梯形式的第二时钟信号，而且第一和第二时钟信号具有彼此不同的相位。选通驱动电路响应于第一和第二时钟信号、将选通信号施加到像素。数据驱动电路将数据信号施加到像素。在本专利技术的另一个方面，一种用于在时钟生成电路处生成时钟信号的方法，包括在时钟生成电路的第一电压部分处，在高电平周期期间生成第一电压；在时钟生成电路的第二电压部分，在低电平周期期间生成低于第一电压的第二电压；在时钟生成电路的中间电压生成部分处，在第二电压变为第一电压的第一跃迁周期和第一电压变为第二电压的第二跃迁周期期间，生成高于第二电压并低于第一电压的中间电压；以及，在时钟生成电路处，响应于开关信号生成时钟信号。附图说明通过参考附图对示例实施例进行详细的描述，本专利技术的上述及其他特征将变成更加明显，其中图1为示出依据本专利技术的示例实施例的时钟生成电路的框图； 图2为图1中的时钟生成电路的输出波形；图3为图1中的时钟生成电路的电路图；图4为图3中的第一开关信号、第二开关信号、第三开关信号、和第四开关信号的时序图；图5为示出依据本专利技术的示例实施例的LCD设备的框图；图6是图5中的选通驱动电路的输入/输出波形；以及图7是图5中的LCD设备的平面图。具体实施例方式图1为示出依据本专利技术的示例实施例的时钟生成电路100的框图。图2是时钟生成电路100的输出波形。参见图1和2，时钟生成电路100包括第一电压生成部分110、第二电压生成部分120、第一中间电压生成部分130和第二中间电压生成部分140。时钟生成电路100生成具有预定周期的时钟信号CK。时钟信号CK包括高电平周期HT和低电平周期LT。时钟信号CK还包含第一跃迁周期TT1和第二跃迁周期TT2。在第一跃迁周期TT1期间，时钟信号CK从低电平改变到高电平。在第二跃迁周期TT2期间，时钟信号CK从高电平改变到低电平。第一跃迁周期TT1包含第一子跃迁周期ST1、第二子跃迁周期ST2和第三子跃迁周期ST3。第二跃迁周期TT2包含第四子跃迁周期ST4、第五子跃迁周期ST5和第六子跃迁周期ST6。在当前实施例中，第一和第二跃迁周期TT1和TT2为大约2μs到大约3μs，而且高和低电平周期HT和LT大约为30μs。此外，第一、第二和第三子跃迁周期ST1、ST2和ST3的每一个是第一跃迁周期TT1的三分之一。此外，第四、第五和第六子跃迁周期ST4、ST5和ST6中的每一个是第二跃迁周期TT2的三分之一。第一电压生成部分110在高电平周期HT期间生成第一电压VON。第二电压生成部分120在低电平周期LT期间生成第二电压VOFF。第二电压VOFF低于第一电压VON。第一中间电压生成部分130在第一和第五子跃迁级别ST1和ST5期间生成第一中间电压VGND。第一中间电压VGND高于第二电压VOFF，低于第一电压VON。第二中间电压生成部分140在第二和第四子跃迁级别ST2和ST4期间生成第二中间电压AVDD。第二中间电压高于第一中间电压VGND，低于第一电压VON。如图2所示，时钟信号CK在第一子跃迁周期ST1期间从第二电压VOFF改变到第一中间电压VGND。时钟信号CK在第二子跃迁周期ST2期间从第一中间电压VGND改变到第二中间电压AVDD，并且在第三子跃迁周期ST3期间从第二中间电压AVDD改变到第一电压VON。此外，时钟信号CK在第四子跃迁周期ST4期间从第一电压VON改变到第二中间电压AVDD。时钟信号CK在第五子跃迁周期ST5期间从第二中间电压AVDD改变到第一中间电压VGND，并且在第六子跃迁周期ST6期间从第一中间电压VGND改变到第二电压VOFF。在当前实施例中，第一电压VON在从大约15V到大约25V的范围内，第二电压VOFF处于从大约-5V到大约-15V的范围内，第一中间电压VGND大约为0V，而且第二中间电压AVDD处于从大约5V到大约10V的范围内。此外在当前实施例中，以及如下面的等式2所示，在第一中间电压VGND和第二中间电压AVDD之间的电平差被定义为‘1’，在第二电压VOFF和第一中间电压VGND之间的电平差被定义为‘2’，而且在第二中间电压AVDD和第一电压VON之间的电平差被定义为‘2’。由等式2定义时钟生成电路100的功耗(Ps)等式2Ps=12C]]>=12925C(ΔV)2]]>其中‘ΔV’代表在第一电压VON和第二电压VOFF之间的电压差。如等式2所示，时钟生成电路100的功耗Ps减少到由等式1定义的、传统时钟生成电路的功耗Pc的36％。依据当前实施例，通过逐步改变时钟信号CK来减少功耗Ps。换句话说，在第一到第六子跃迁周期ST1-ST6期间改变时钟信号CK，以便减少功耗Ps。图3是时钟生成电路100的电路图。图4为图3中的第一开关信号SW1、第二开关信号SW2、第三开关信号SW3和第四开关信号SW4的时序图。参见图3，第一电压生成部分110包含第一晶体管ST1和第一电容器C1。第二电压生成部分120包含第二晶体管ST2和第二电本文档来自技高网...

【技术保护点】
一种时钟生成电路，包含：第一电压生成部分，其在高电平周期期间生成第一电压；第二电压生成部分，其在低电平周期期间生成低于第一电压的第二电压；以及中间电压生成部分，其在当第二电压变为第一电压时的第一跃迁周期和当第一电压变为第二电压的第二跃迁周期期间，生成高于第二电压并低于第一电压的中间电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：全珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]