延迟锁定环相位混合器电路制造技术

提供了用于例如在延迟锁定环（ＤＬＬ）电路中进行细微相位调整的技术和电路配置。可以通过把一个或多个延迟元件有选择地耦合到电流源的输出节点来从单个电流源来产生多个相位信号。延迟元件可以改变通过切换电流源所产生的信号的计时。

【技术实现步骤摘要】
【国外来华专利技术】专利技术
技术介绍
领域本专利技术总体上涉及集成电路器件，并且尤其涉及用于集成电路器件中的延迟锁定环。
技术介绍
在各式各样的集成电路(integrated circuit IC)器件中利用延迟锁定环(Delay locked loop DLL)来使输出信号与周期性输入信号同步。换句话说，DLL的目的在于把在输入和输出信号之间的相位差调整为接近于零。图1图示了被配置为使输出时钟信号CKOUT与输入时钟信号CKIN同步的示例性DLL电路100。如所图示，DLL电路100总体上包括延迟线102、相位检测器104、控制逻辑106和相位混合器108。相位检测器104把CKOUT的相位与CKIN相比较，并且根据所检测的相位差向控制逻辑106产生信号，所述控制逻辑106调整延迟线102和相位混合器108。控制逻辑106可以包括任何适当的电路，诸如移位寄存器或任何其它类型的寄存器，来控制延迟线102和相位混合器108以便使CKIN延迟到足以同步CKOUT的程度。换句话说，控制逻辑106可以控制延迟线102和相位混合器108，以致在CKIN和CKOUT之间的延迟基本上等于它们时钟周期的倍数。如图2中所图示，延迟线102可以包括许多延迟块110，每个延迟块110表示单个单位延迟。可以在每个延迟块110之间提供分接头112，使得能够选择CKIN的不同延迟版本。例如，分接头1121上的信号V1对应于延迟一个单位延迟的CKIN。因此，可以通过选择适当的分接头112从延迟线102输出来控制通过所述延迟线102的总延迟。典型情况下，单位延迟等于在延迟块110中所使用的一两个反相器的传播延迟。不幸地是，对于高速应用，此单位延迟时间可能太粗略(大)而不能提供使CKIN和CKOUT充分同步所要求的相位分辨率。因而，相位混合器108可以被配置为提供比所允许的延迟线102的单位延迟更细微的相位调整。如所图示，相位混合器108可以分别采取早和迟相位延迟信号VE和VL作为输入，典型情况下它们相差一个单位延迟。例如，VE和VL可以分别从延迟线102的相邻分接头112i和112i+1获得。然后相位混合器108产生输出信号(例如，在这种情况下是CKOUT)，所述输出信号具有在信号VE和VL的相位之间的中间(或“混合”)相位。图3A图示了相位混合器108的示例性电路配置，所述相位混合器108被配置为产生相位近似相差90°的四个信号。换句话说，如图3B中所图示，所述信号按照T/4相等分布，其中T是在延迟线102中所使用的单位延迟，其使VE和VL分离。例如通过在图1中所示出的控制逻辑106控制，可以经由开关150选择所想要的信号输出。如所图示，信号VBL2、VBL2和VBL3都可以通过经由相应的混合反相器对130混合VE和VL来产生，每个混合反相器对包括用于接收早信号VE的反相器130E和用于接收迟信号VL的反相器130L。当这些混合反相器130的输出到达比较器1401-3的阈值电平时，产生输出信号VBL2、VBL2和VBL3。参考在图4A中所示出的混合反相器对130的晶体管表示和图4B的相应时序图可以描述产生混合的相位信号。在T1，VE和VL都为低，接通反相器130E和130L的PMOS晶体管PE和PL，而关掉反相器130E和130L的NMOS晶体管NE和NL。结果，(反相)输出VBL1最初为逻辑高。在T2，早信号VE被置为有效，关掉PE并且接通NE，而PL保持接通。因而，由PL和NE的晶体管导通电阻(电流驱动)来确定VBL1的电压电平。在T3，在VE被置为有效之后的一个单位延迟，VL被置为有效，关掉PL并且接通NL，因而把VBL1驱动为完全逻辑低电平。虽然未示出，然而当VE和VL被置为无效时，进行类似的切换。例如，当VE被置为无效时，接通PE并且关掉NE，而NL保持接通，由PE和NL的导通电阻(电流驱动)来确定VBL1的电压电平。最后，VL被置为无效，接通PL并且关掉NL，因而把VBL1返回到完全逻辑高电平。一般说来，早反相器130E的驱动电流相对于迟反相器130L越强，在VBL1和VE之间的延迟越小。因而，可以改变(例如，通过改变器件宽度的比率)每个混合反相器对130的相对驱动电流来实现不同的相位信号。作为一个例子，为了产生只比VE迟T/4的VBL1，早反相器130E的器件宽度应当大于迟反相器130L的器件宽度。为了产生比VE迟T/2的VBL2，早和迟反相器的器件宽度应当近乎相同。为了产生比VE迟3个T/4的VBL3，迟反相器130L的器件宽度应当大于早反相器130E的器件宽度。虽然此类混合电路对来自延迟线102的信号提供了细微的相位调整，然而所述电路具有许多缺点。例如，以足够的精度确定混合反相器的大小以便产生具有所要求分辨率的相位信号可能是困难的任务。此外如图3A中所图示，每个相位混合反相器对130具有一个或多个电流源(例如，PE和PL)及其自己的比较器140。虽然所图示的例子只具有四个输出，实际应用可以具有几个更多的输出或者几个级联级。结果，大量的反相器和比较器可能消耗大量的电流。据此，需要一种用于对DLL电路所产生的信号进行细微调整的改进技术和电路配置。
技术实现思路
本专利技术实施例总体上提供了用于对DLL电路所产生的信号进行细微调整的改进技术和电路配置。一个实施例提供了用于产生在相位上相对于早相位信号不同的多个信号的相位混合电路。相位混合电路总体上包括具有共用输出节点的电流源、一个或多个延迟元件和一个或多个开关，所述一个或多个开关用于把一个或多个延迟元件有选择地耦合到所述电流源的共用输出节点，其中在早相位信号被置为有效之后在所述共用输出节点的电压电平降低到阈值电平以下所需要的时间取决于把一个或多个延迟元件中的哪些耦合到所述共用输出节点。另一实施例提供了用于产生在相位上相对于早相位信号不同的多个信号的相位混合电路。相位混合电路总体上包括具有共用输出节点和控制输入的电流源、具有与所述电流源的共用输出节点耦合的输入的比较器、多个延迟元件、用于当早相位信号被置为有效时来自所述共用输出节点的电流的路径，以及多个开关，用于把一个或多个延迟元件有选择地耦合到所述电流源的输出节点以便根据通过所述路径的电流来改变在所述共用输出节点的电压电平降低到阈值电平以下所需要的时间，所述控制输入用于当尾随早相位信号的迟相位信号被置为有效时禁止所述电流源。另一实施例提供了用于产生与输入信号对准的输出信号的延迟锁定环电路。延迟锁定环电路总体上包括用于提供相对于输入信号延迟一个或多个单位延迟的相位信号的延迟线、用于产生具有在由所述延迟线所提供的早和迟相位信号之间相位的混合相位信号的相位混合电路，所述相位混合电路包括电流源和用于有选择地耦合到所述电流源的共用输出节点的一个或多个延迟元件，其中在所述早相位信号被置为有效之后在所述共用输出节点的电压电平降低到阈值电平以下所需要的时间取决于把一个或多个延迟元件中的哪些耦合到所述共用输出节点，并且控制逻辑被配置为监视在输入和输出信号之间的时滞(skew)，并且根据所述时滞产生一个或多个控制信号来选择向所述相位混合电路所提供的早和迟信号，并且把一个或多个延迟元件有选择地耦合到所述共用输出节点。另一实施例提供了动态随机存取存储器(DRAM)器件，本文档来自技高网...

【技术保护点】
一种用于产生在相位上相对于早相位信号不同的多个信号的相位混合电路，包括：电流源，具有共用输出节点；一个或多个延迟元件；和一个或多个开关，用于把所述一个或多个延迟元件有选择地耦合到所述电流源的共用输出节点，其中在所述早 相位信号被置为有效之后在所述共用输出节点的电压电平降低到阈值电平以下所需要的时间取决于把一个或多个延迟元件中的哪些耦合到所述共用输出节点。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：J韩，JP金，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]