一种DDR电阻配置电路、连接控制方法及电子设备技术

本申请的实施例提供了一种DDR电阻配置电路、连接控制方法及电子设备，电路包括上拉电阻模块、下拉电阻模块和控制模块；所述上拉电阻模块和所述下拉电阻模块均包括至少两个并联的电阻单元，所述电阻单元包括近似电阻，且至少两个并联的电阻单元中的近似电阻的电阻值不同；所述控制模块用于控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。本申请减少了DDR芯片的面积，提升了DDR芯片的实用性，便于DDR芯片往高精密方向发展。便于DDR芯片往高精密方向发展。便于DDR芯片往高精密方向发展。

A DDR resistor configuration circuit, connection control method and electronic equipment

【技术实现步骤摘要】
一种DDR电阻配置电路、连接控制方法及电子设备


[0001]本申请涉及电路
，具体而言，涉及一种DDR电阻配置电路、连接控制方法及电子设备。

技术介绍

[0002]在电子系统中，内存芯片是重要的组成部分之一，而双倍速率同步动态随机存储器(Double Data Rate SDRAM，DDR SDRAM)作为应用最广泛的内存芯片之一，经过多次迭代升级，也研发出一系列DDR芯片，但不管是哪种DDR芯片，芯片的设计均要遵循统一的设计协议规范。DDR芯片在接收信号时，为了保证信号的完整性，需要在DDR芯片的发送端和接收端做阻抗匹配，具体可通过控制片上终结电阻(On
‑
Die Termination，ODT)的强度实现阻抗匹配，DDR芯片在发送信号时，针对不同的数据频率，也需要控制驱动电阻的强度，进而控制信号的摆幅和压摆率。并且ODT电阻和驱动电阻均由DDR的端口物理层(Physical，PHY)中的电阻阵列配置，在常规方案的电阻阵列配置中，往往需要上下多个并联的电阻网络，且多个电阻网络的等效电阻值相等，多个等值电阻网络占用的DDR芯片面积过多，不利于DDR芯片往高精密方向发展。

技术实现思路

[0003]有鉴于此，本申请的目的之一在于提供一种DDR电阻配置电路、连接控制方法及电子设备，能够减少电阻网络占用的芯片面积，有利于DDR芯片往高精密方向发展。
[0004]第一方面，本申请实施例提供了一种DDR电阻配置电路，包括上拉电阻模块、下拉电阻模块和控制模块；
[0005]所述上拉电阻模块和所述下拉电阻模块均包括至少两个并联的电阻单元，所述电阻单元包括近似电阻，且至少两个并联的电阻单元中的近似电阻的电阻值不同；
[0006]所述控制模块用于控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。
[0007]可选的，所述上拉电阻模块和所述下拉电阻模块中的所述电阻单元的电阻值关系为二进制权重比例关系。
[0008]可选的，至少两个并联的所述电阻单元中包括一个标准阻值单元，根据所述标准阻值单元以二进制权重递增或递减的方式确定除所述标准阻值单元外的其他电阻单元的等效电阻值。
[0009]可选的，所述控制模块包括第一驱动控制单元和第二驱动控制单元；
[0010]所述第一驱动控制单元连接所述上拉电阻模块；
[0011]所述第二驱动控制单元连接所述下拉电阻模块；
[0012]所述第一驱动控制单元和/或所述第二驱动控制单元用于控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。
[0013]可选的，所述第一驱动控制单元和/或所述第二驱动控制单元输出二进制控制信号以控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。
[0014]可选的，所述控制模块还包括第一精度控制单元和第二精度控制单元，所述第一精度控制单元和所述第二精度控制单元用于调整所述上拉电阻模块和/或所述下拉电阻模块的等效电阻值，其中，
[0015]所述第一精度控制单元连接所述上拉电阻模块的一端，所述第二精度控制单元连接所述下拉电阻模块的一端。
[0016]可选的，所述上拉电阻模块和所述下拉电阻模块中的各电阻单元均包括N个受控电阻。
[0017]可选的，所述受控电阻为MOS管。
[0018]第二方面，本申请实施例提供了一种DDR电阻配置电路的连接控制方法，用于控制第一方面所提供的DDR电阻配置电路的连接，包括：
[0019]获取目标电阻值；
[0020]根据所述目标电阻值确定对应所述上拉电阻模块的第一目标二进制码和对应所述下拉电阻模块的第二目标二进制码；
[0021]按所述第一目标二进制码控制所述上拉电阻模块中的第一目标电阻单元接入电路，并按所述第二目标二进制码控制所述下拉电阻模块中的第二目标电阻单元接入电路；
[0022]其中，所述第一目标电阻单元为所述上拉电阻模块中的至少一个电阻单元，所述第二目标电阻单元为所述下拉电阻模块中的至少一个电阻单元。
[0023]第三方面，本申请实施例提供了一种电子设备，包括第一方面提供的DDR电阻配置电路。
[0024]本申请实施例提供的一种DDR电阻配置电路、连接控制方法及电子设备，通过减少上拉电阻模块及下拉电阻模块中的并联电阻单元的数量，减少了DDR芯片的面积，不仅提升了DDR芯片的实用性，而且便于DDR芯片往高精密方向发展。
附图说明
[0025]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0026]图1示出了本申请实施例提供的一种DDR电阻配置电路的模块及单元组成示意图；
[0027]图2示出了本申请实施例提供的一种DDR电阻配置电路的电路连接示意图；
[0028]图3示出了本申请实施例提供的一种DDR电阻配置电路所包含的第一电阻单元的电路连接示意图；
[0029]图4示出了本申请实施例提供的一种DDR电阻配置电路所包含的第二电阻单元的电路连接示意图；
[0030]图5示出了本申请实施例提供的一种DDR电阻配置电路的连接控制方法的方法流程图。
[0031]图标：
[0032]上拉电阻模块120，下拉电阻模块130，控制模块110；
[0033]第一驱动控制单元111，第一精度控制单元112，第二驱动控制单元113，第二精度
控制单元114；
[0034]第一电阻单元210，第二电阻单元220，第三电阻单元230，第四电阻单元240，第五电阻单元250，第六电阻单元260；
[0035]第一PMOS管PMOS1，第二PMOS管PMOS2，第三PMOS管PMOS3，第四PMOS管PMOS4，第五PMOS管PMOS5，第六PMOS管PMOS6，第一NMOS管NMOS1，第二NMOS管NMOS2，第三NMOS管NMOS3，第四NMOS管NMOS4，第五NMOS管NMOS5，第六NMOS管NMOS6，第一近似电阻R1，第二近似电阻R2。
具体实施方式
[0036]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
[0037]因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0038]应注意到：相似的标号和字母在下面的附图中表示类似项本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DDR电阻配置电路，其特征在于，所述DDR电阻配置电路包括上拉电阻模块、下拉电阻模块和控制模块；所述上拉电阻模块和所述下拉电阻模块均包括至少两个并联的电阻单元，所述电阻单元包括近似电阻，且至少两个并联的电阻单元中的近似电阻的电阻值不同；所述控制模块用于控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。2.根据权利要求1所述的DDR电阻配置电路，其特征在于，所述上拉电阻模块和所述下拉电阻模块中的所述电阻单元的电阻值关系为二进制权重比例关系。3.根据权利要求2所述的DDR电阻配置电路，其特征在于，至少两个并联的所述电阻单元中包括一个标准阻值单元，根据所述标准阻值单元以二进制权重递增或递减的方式确定除所述标准阻值单元外的其他电阻单元的等效电阻值。4.根据权利要求1所述的DDR电阻配置电路，其特征在于，所述控制模块包括第一驱动控制单元和第二驱动控制单元；所述第一驱动控制单元连接所述上拉电阻模块；所述第二驱动控制单元连接所述下拉电阻模块；所述第一驱动控制单元和/或所述第二驱动控制单元用于控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。5.根据权利要求4所述的DDR电阻配置电路，其特征在于，所述第一驱动控制单元和/或所述第二驱动控制单元输出二进制控制信号以控制所述上拉电阻模块和/或所述下拉电阻模块的连接状态。6...

【专利技术属性】
技术研发人员：杨超，曾许英，
申请(专利权)人：湖南国科微电子股份有限公司，
类型：发明
国别省市：