电流受控式数模转换器控制的延迟锁定环制造技术

一种具有改进的重新启动特征的延迟锁定环电路。该电路包括时钟输入（１１２）、时钟输出（１１６）、驱动电路（１１４）、检相器（１１８）和控制逻辑（１２４）。该电路包括装置（１２６），用于实现对控制逻辑（１２４）的输出进行二进制搜索以便产生校准比特，该校准比特被应用于输出线路（１２０）上的传输。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体电路，尤其涉及一种改进的延迟锁定环(DLL)设计，可用于节省功率和快速关闭及重启。
技术介绍
在本领域中，电流受控式延迟单元的设计相对而言是公知的。一对级联的CMOS反相器，带有一个附加的p型和n型沟道晶体管插入电流通路之中并从参考电流中反射，这将建立一个通过某一单元的固定延迟。无论常规的电流受控式DLL如何设计，都会具有许多缺点。电流值必须是精确的而且必须与延迟电路匹配。用于输入信号的短延迟要求高工作电流。为补偿其它变化，比如电压提供或温度变化，要求有高值电流镜。这些特征增加了功率要求。另外，这些的系统会遭遇噪声干扰。在真实世界条件下，通过该单元的延迟将随着非理想条件的引入而显著变化，比如，变化着的电压、变化着的温度和工艺方面的变化。电压变化可通过调节电压电源来控制，并且可以设计一参考来提供负反馈。也可以用负反馈来应对某一程度的温度变化，然而，温度通常变化得相对缓慢。结果，温度对实际延迟的影响相对较小。工艺变化是延迟误差的主要来源。工艺变化包括不同的阈值电压、晶体管的宽度和长度、掺杂浓度等。通常，在相同的芯片上所有的器件将经历相似的工艺变化，尽管在这些器件之间总会存在某些失配，比如在栅氧化层下面俘获的电荷。在之前的设计中，许多延迟锁定环电路是由模拟、数字、或模拟和数字电路组合而设计成的。这些延迟锁定环电路允许该电路的延迟可调。已经描述过许多以前的延迟锁定环设计。它们包括在美国专利6570420、6492852、6323705和6269051中所揭示的DLL设计，所有这些都包括在这里作为参考。图1和2示出了上述参考文献中的某些所描述的延迟锁定环设计中现有技术水平。参照图1，两个外部信号时钟1和时钟2连接到输入电路10，输入电路10接收并放大这些信号。注意到，必须放大该信号以补偿噪声。输入10接着发送参考时钟信号。控制器60的操作与参考时钟信号同步。参考时钟信号连接到延迟电路和检相器50的输入。参考时钟经延迟电路20延迟并被传递到输出30。所产生的信号在输出30中被分成两个信号。一个信号是延迟时钟读取的输出信号。第二个信号被发送到模拟电路40。模拟电路40的输出信号是反馈时钟信号。检相器50检测参考时钟信号与反馈时钟信号之间的相位差。延迟控制电路60接收该相位差信号作为来自检相器电路50的输出的一个输入。该延迟控制电路60包括逻辑电路以处理检相器的指令。检相器可以检测并指出反馈时钟信号是在参考时钟信号之前还是之后被接收的。该信息被发送给控制电路60。控制电路60接收该信号并命令延迟电路20增大或减小延迟。这种检查和校正过程不断继续，直到延迟锁定环已经正确地调节了延迟电路20的总传播时间，使得参考时钟和反馈时钟信号在检相器50处对准。一旦这些信号对准，该环就被锁定。如果模拟电路40精确地反映了要由DLL来调节的延迟，则该结构将产生一个要被用于时钟数据的等待时间调节读取时钟。该调节时钟可以被用于控制其它的芯片上数据处理电路，并输出与外部时钟同步的数据线信号。该结构允许参考时钟为数据传输提供时钟信号。然而，该结构仍然具有相对较高的功率要求。一种解决该问题的方法是使用分频器电路，如图2所示。该电路与图1的设计相似。该设计附加地包括多个分频器，包括前分频器电路6、伪分频器电路3和后分频器电路7，它们分别将信号分配给延迟电路20、检相器50，并分别将信号分配给模拟电路40和控制逻辑60。该延迟锁定环与图1的DLL功能相似，其多出来的特征在于，假定来自输入和反馈的信号都已经被分配时，延迟锁定环工作在更低的功率处。调节时钟的输出可以用于为数据传输计时。该结构使用频率分频器以便减小功率。降低了输入和反馈环所要求的电流的量。另外，控制电路必须包括锁检测器电路。
技术实现思路
本专利技术提供了一种数字式受控延迟锁定环，它能够关闭并迅速重启以便产生相位延迟。该项开发提供了具有快速锁定时间和重启时间的功率有效的电路。通过使用二进制搜索的锁定时间，可实现上述这一点。本专利技术使用频率分频器以便增大检相器的锁定范围。通过增大检相器的锁定范围，可保证检相器将在正确的频率处找正位置。在过去，频率分频器电路已经用于功耗的减小，但不是出于增大检相器的锁定范围的目的。本专利技术也在DAC中使用二进制搜索，它提供了比现有的增大/减小计数器要更快的锁定时间。另外，用在本专利技术中的二进制搜索提供了用于校正的固定时间，所以不要求锁定检测器电路。在锁定模式和自由运行模式之间的多路延迟电路节省了空间，减小了功耗要求，并允许比已知的DLL设计更好的性能。在电压、工艺和温度不断变化的条件下，当使用电流受控式DAC供给校准时，任意精确和绝对的延迟产生都是有可能的。通过基本延迟元件单元的延迟可以被校准到已知的数值。具有检相器和数字环滤波器的延迟锁定环可以被用于供给DAC。一旦已经建立了锁定，便可以脱离检相器，并且可以不确定地存储环滤波器数值，从而允许校准的延迟电路被用于其它目的。附图说明图1是现有技术的延迟锁定环的方框图。图2是包括分频器的现有技术延迟锁定环的方框图。图3是数字延迟锁定环的一个实施例的方框图。图4是与图3的延迟锁定环电路一起使用的控制逻辑的示意图。图5是在其中包括有延迟锁定环的系统的方框图。具体实施例方式本专利技术使用了数字控制延迟锁定环，以建立通过延迟单元电路的固定时间。参考信号(例如，具有通过该电路的期望延迟周期的方波)被馈入检相器中。检相器向延迟电路提供了一个走势很高的脉冲。检测器然后确定哪一个首先到来参考信号中接下来的脉冲，或来自延迟电路的输出。数字累加寄存器基于前面确定的结果跳变状态。累加寄存器馈入数字模拟转换器，它提供了用于延迟电路的电流参考。本专利技术证明了若干设计特征，它们提供了在现有技术上的改进特性。检相器八个脉冲中的一个给延迟电路。这去除了锁定到错误响应的任何可能性，因为当脉冲被发送时延迟电路将不会在其中具有脉冲。这也给DAC充足的还原时间。这保证了来自延迟电路的响应是精确的。另外，作为经典的增大/减小计数器的替代，可使用二进制搜索模式。此处，DAC输入使用了逆逻辑，因为它是具有二进制权重的p型沟道电流镜(来自固定参考)的电流模式DAC。参照图3，线路112上的输入参考信号由分频器电路114被8分割，并且线路116上的分配输出被供给到检相器118。检相器118比较了线路120上的延迟线路输出反馈脉冲，以提供一个太快/完成的比较输出到线路122上，以便控制逻辑124。控制逻辑124产生了设置/重设脉冲给累加寄存器126，该累加寄存器126用于在从最重要的比特(MSB)到最不重要的比特(LSB)的所有比特中实现二进制搜索。在各个比较之后，如果延迟比特脉冲在下一个参考脉冲之前到达检相器，则该比较比特跳变。下一个要被比较的比特被设置为零，并且该过程被重复。经过设定数目的比较之后，该环被锁定。校准比特被移出线路130上的检测器128，并被应用于校准输入线路134上的加法器132，以便为线路136上的任意输入脉冲计时，线路136上的任意输入脉冲是与线路116上被分频的参考输入组合起来的。加法器在线路138上具有输出，充当延迟线路输入。在一个示例性的实施例中，累加检测器是五比特长，并被初始化为01111(使用逆逻辑)。要求有五个比较本文档来自技高网...

【技术保护点】
一种延迟锁定环电路，它包括：参考时钟输入；延迟线路输出；耦合到所述参考时钟输入的分频电路；检相器，被配置成接收来自所述延迟线路输出和所述分频器的信号，所述检相器还被配置成产生相位信号；控制逻辑，被配置 成接收来自所述检相器的比较输出；用于实现来自所述控制逻辑的比较输出的二进制搜索以便产生校准比特的装置，所述装置被配置成经过设定数目的比较之后锁定延迟环；以及用于将所述校准比特施加到输出线路上的传输的装置。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：DJ迈耶，
申请(专利权)人：爱特梅尔股份有限公司，
类型：发明
国别省市：US[美国]