一种应用于锁相环电路的分数分频电路制造技术

本发明专利技术公开了一种应用于锁相环电路的分数分频电路，它不仅能够在不降低分辨率的情况下，运用其处理压控震荡器的高频信号，而且可以有效提高锁相环的参考频率，进而降低来自信号源噪声的影响。它包括：一个预分频电路，当其控制端为高电平时，以Ｐ＋１为模数对锁相环电路的压控震荡器的输出分频，当控制端为低电平时，以Ｐ为模数对锁相环电路的压控震荡器的输出分频，其中Ｐ为自然数；一个计数器，当系统重新置位后，给预分频电路的控制端一个高电平信号，同时计数器开始计数，当计数器的值到预定值时，给预分频电路的控制端一个低电平信号，当计数器的值到另一个预定值时，系统重新置位，同时计数器清零。计数器在每个时钟的上升沿和下降沿计数。

【技术实现步骤摘要】

本专利技术涉及一种集成电路设计领域中的锁相环设计，尤其涉及一种应用于锁相环电路的分数分频电路。
技术介绍
锁相技术在通信领域中应用日益广泛，同时对性能的要求也越来越高。作为频率综合器的主要部分，锁相环的相位噪声变成一个非常重要的指标，因为它决定了在强干扰环境中，是否能够有效的利用通信频段。为了得到更低的相位噪声，一种宽带的PLL可以有效地抑制从压控震荡器(VCO)产生的噪声，但是从晶振产生的参考时钟噪声带来的影响就变得更加重要了。相对于窄带的的锁相环来说，参考时钟的噪声更加不容易被抑制。同时在通信领域中，为了避免使用非常高位的计数分频器，往往在压控震荡器后面先接一个固定的分频器，但是这样就降低了输出频率的分辨率。如图1所示，预分频电路可以保证高频的锁相环正常工作，但是因为固定了分频数，降低了输出频率(fo)的分辨率。所以，提供良好相位噪声特性，适用于高频通信领域的锁相环成为一个设计的难点。
技术实现思路
本专利技术所要解决的技术问题是提供一种应用于锁相环电路的分数分频电路，它不仅能够在不降低分辨率的情况下，运用其处理压控震荡器的高频信号，而且可以有效提高锁相环的参考频率，进而降低来自信号源噪声的影响。为了解决以上技术问题，本专利技术提供了一种应用于锁相环电路的分数分频电路，它包括一个预分频电路，当其控制端为高电平时，以P+1为模数对锁相环电路的压控震荡器的输出分频，当控制端为低电平时，以P为模数对锁相环电路的压控震荡器的输出分频，其中P为自然数；一个可编程的计数器，当系统重新置位后，计数器给预分频电路的控制端一个高电平信号，同时计数器开始计数，当计数器的值到预定值时，计数器给预分频电路的控制端一个低电平信号，当计数器的值到另一个预定值时，系统重新置位，同时计数器清零。所述的计数器在每个时钟的上升沿和下降沿计数。因为本专利技术采用了双模控制的预分频电路(Dual ModulusPrescaler)不仅具有标准预分频电路的优点，而且可以不影响锁相环系统的分辨率，用一个在时钟上升沿和下降沿都动作的计数器来控制模数的切换，就可以将系统的分辨率提高一倍，实现分数分频的的功能，应用到整个系统上时，就可以把参考频率提高一倍，相同带宽的情况下，可以更加有效的抑制参考源带来的噪声。附图说明下面结合附图和具体实施方式对本专利技术进一步说明。图1是现有锁相环电路示意图； 图2是本专利技术分数分频电路示意图；图3是整数分频实现分频的波形图；图4是利用本专利技术分数分频实现分频的波形图；图5是本专利技术预分频电路中的电流型D锁存器；图6是采用本专利技术的锁相环电路示意图；图7是图6电路下的压控震荡器的控制电压特性示意图；图8是图7电路中1的放大图。具体实施例方式如图2所示，它是本专利技术分数分频电路示意图。其中fin表示输入频率，fout表示输出频率，fintermediate表示预分频得到的频率，MODE表示控制端信号。该电路主要由两个主要模块构成，第一个模块是P/P+1预分频电路，由电流型逻辑电路(Current Mode Logic)组成，这种电路的特点是高速低噪，用模拟的方法实现数字电路的功能。当控制端信号为高电平时，以P+1为模数对VCO的输出分频；当控制端信号为低电平时，以P为模数对VCO的输出分频，P为自然数。第二个模块是可编程的计数器。它的工作原理是当系统重新置位后，给预分频器的控制端高电平信号，此时预分频器以P+1为模数分频，同时计数器开始工作，在时钟的上升沿和下降沿同时计数，就是每(P+1)个VCO周期，计数器加2，当计数器的值等于A(根据需要设定的值)时，给预分频器的控制端低电平信号，此时预分频器开始以P为模数分频，这时每P个VCO周期，计数器增加2，直到计数器等于B(根据需要设定的值)。这样就完成了一个工作周期，系统重新置位，此时计算器同时清零。这个周期也是fout的周期。这样，每个周期所用的VCO周期是N＝A/2*(P+1)+(B-A)/2*P＝(AP+A+BP-AP)/2＝(A+BP)/2从电路的工作原理可以看出，B的取值一定要大于等于A的取值。当利用这个电路进行锁相环设计的时候，必须考虑N的最大值和最小值。为了保证N的取值保持等间距(0.5)，A的取值必须在O和P-1之间。N的最小取值为Nmin＝(Amin+Bmin X P)/2＝(0+(P-1)X P)/2＝P(P-1)/2同时，N的最大取值决定于A和B计数器的位数，Nmax＝(Amax+Bmax X P)/2。利用本专利技术可以实现最高分辨率为0.5倍参考频率的高速分频电路。举例说明，如图3、4所示，分别表示整数分频和分数分频的工作波形图。在图3中，P＝2，A＝2，B＝6，当系统重新置位后，MODE为高电平，预分频电路对输入频率以3为模数分频，同时计数器对fintermediate的上升沿和下降沿同时计数。当到达T1点时，计数器等于2，也就是等于A的值，此时计数器把控制信号MODE置为低电平，预分频器开始对输入频率以2为模数分频。计数器继续工作，当到达T2点时，计数器等于6，也就是B的值。此时计数器重新置位，MODE置为高电平。fout输出一个周期，则实现了对输入频率的7分频，N＝(6*2+2)/2＝7。在图4中，P＝2，A＝1，B＝6，当系统重新置位后，MODE为高电平，预分频电路对输入频率以3为模数分频，同时计数器对fintermediate的上升沿和下降沿同时计数。当到达T1点时，计数器等于1，也就是等于A的值，此时计数器把控制信号MODE置为低电平，预分频器开始对输入频率以2为模数分频。计数器继续工作，当到达T2点时，计数器等于6，也就是B的值。此时计数器重新置位，MODE置为高电平。fout输出一个周期，则实现了对输入频率的6.5分频，N＝(6*2+1)/2＝6.5。P/P+1预分频器采用电流型的电路来构造，这钟电路可以保证高频正常工作，并且减少功耗，如图5所示，它是一个电流型的D-Latch(D锁存器)的结构图。该类型的电路的时钟信号，输入信号和输出信号都是差分信号。预分频电路的工作频率可以超过GHz。可编程的计数器可以采用VERILOG语言综合的办法形成电路，要保证工作频率达到要求。如图6、7所示，它分别是本专利技术应用于输出频率为900M Hz的锁相环电路示意图和在该电路下的压控震荡器的控制电压特性示意图。其中采用了8/9双模(Dual-Modulus)预分频器，计数器采用了可编程的7bit/3bit计数器，在0.25um 2.5V工艺上实现。仿真结果显示该设计有着良好的稳定性。如图7所示，输入频率带来的噪声会反映到锁相环的低通滤波器输出上，应用了本专利技术的分数分频电路后，分频器的分辨率提高到0.5倍的参考频率，这样使我们能够提高参考频率得到同样得输出频率，锁相环可以更好的抑制来自参考频率噪声，这里只引起了0.05mv(参见附图7中的放大部分，即图8)的电压抖动，这说明本专利技术起到了预期的效果。权利要求1.一种应用于锁相环电路的分数分频电路，其特征在于，它包括一个预分频电路，当其控制端为高电平时，以P+1为模数对锁相环电路的压控震荡器的输出分频，当控制端为低电平时，以P为模数对锁相环电路的压控震荡器的输出分频，其中P为自然数；一个计数器，当系统重新置位后，计数器本文档来自技高网...

【技术保护点】
一种应用于锁相环电路的分数分频电路，其特征在于，它包括：一个预分频电路，当其控制端为高电平时，以Ｐ＋１为模数对锁相环电路的压控震荡器的输出分频，当控制端为低电平时，以Ｐ为模数对锁相环电路的压控震荡器的输出分频，其中Ｐ为自然数；一个计数器，当系统重新置位后，计数器给预分频电路的控制端一个高电平信号，同时计数器开始计数，当计数器的值到预定值时，计数器给预分频电路的控制端一个低电平信号，当计数器的值到另一个预定值时，系统重新置位，同时计数器清零。

【技术特征摘要】

【专利技术属性】
技术研发人员：温建新，朱红卫，童红亮，刘天伟，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]