一种小数分频频率合成器制造技术

一种小数分频频率合成器，涉及一种频率合成器，特别是一种小数分频频率合成器。本发明专利技术包括第一控制电路和脉冲校正电路，第一控制电路对脉冲校正电路进行控制，其特征在于，还包括由常数寄存器和比较器构成的第二控制电路第二控制电路的输入端与第一控制电路连接，输出端与脉冲校正电路连接，本发明专利技术改进的小数分频器具有更小的相位噪声，更均匀的脉冲分布，输出的瞬时频率更精确。

【技术实现步骤摘要】

本专利技术涉及一种频率合成器，特别是一种小数分频频率合成器。
技术介绍
在现代电子学的各个领域，常常需要高精度且频率可方便调节的信号源。尤其是随着通信事业的发展，频道的分布日趋密集，要求有高精度、高稳定度的通信频率。用常规的信号发生器无法满足要求。为解决这个难题，人们提出频率合成器的方案。频率合成是指对一个高精度高稳定度的标准信号频率，经过一系列运算，产生有相同稳定度和精确度的大量离散频率的技术。在许多应用中，要求频率合成器具有很高的频率分辨率，但当频率步级变小时，输出微波频率与输入参考频率之间的分频比(输入频率输出频率)就会增大，相位噪声也会随之变大。小数分频(F-NPLL)的最大特点是在不降低基准频率(输入参考频率)的情况下提高频率分辨率(分辨力)，解决了转换速率和频率分辨率之间的矛盾。小数分频的原理如下假设输入时钟的频率为fx，输出频率为fo，则K＝fo/fx＝m+a其中m＝INT，0≤a＜1其中，m是fo/fx的整数部分，a是fo/fx的小数部分。为了实现K分频，可以对fo进行p次m分频和q次m+1分频，并且满足下面关系(p+q)·kf0=pmf0+qm+1f0]]>即(p+q)·k＝pm+q(m+1)整理后得pq=m+1-kk-m=1-nn]]> 如果要由38.88M得到2.048M时钟，则将fo＝38.88MHz，fx＝2.048MHz代入上式计算得到m＝18，p＝1，q＝63，即对38.88MHz进行1次18分频和63次19分频就能得到2.048MHz时钟。参阅图1，常用的小数分频是根据上述的小数分频的原理，将频率为fo的时钟p次m分频.、q次m+1分频后间插得到需要的小数分频时钟，其频率为fx。实现小数分频的F-NPLL结构如图2，在压控振荡器(1)至除法器(8)之间插入了一个脉冲删除电路5。小数值a以2或10进制数写入寄存器F，经基准振荡器(3)输出基准频率fx的作用下，寄存器4的存数与相位累加器8的存数在十进制全加器12中累加。从小数分频的基本原理可见，当小数分频器进行m次分频时，相位产生超前，当超前相位累加到2π时，由m+1次分频进行相位滞后补偿，因此形成的输出脉冲可能引起的最大时偏为一个基准时钟Tμ，因此相位噪声较大，在一些对频率分辩率要求较高的
难以适应。
技术实现思路
本专利技术的目的在于提供一种脉冲时偏小，小数分频的瞬时脉冲频率的精度更高，相位噪声小，转换速率更快的小数分频频率合成器，本专利技术的目的是通过这样的技术方案来实现的小数分频频率合成器，包括第一控制电路和脉冲校正电路，第一控制电路对脉冲校正电路进行控制，还包括由常数寄存器和比较器构成的第二控制电路，第二控制电路的输入端与第一控制电路连接，输出端与脉冲校正电路连接。第二控制电路的比较器的一个输入端与第一控制电路的相位累加器的输出端连接，另一个输入端与常数寄存器连接，比较器的输出端输出比较结果到脉冲校正电路中的脉冲删除器。脉冲校正电路包括压控振荡器、基准脉冲源、相位累加器、比较器、鉴相器PD、除法器和脉冲删除器。鉴相器PD接收来自压控振荡器的信号和来自基准脉冲源的信号作为输入，在其输出端为压控振荡器发送控制电压。相位累加器将累加结果输入比较器，与常数寄存器的输入进行比较，如果比较器输出1，则在上升沿产生删除脉冲，通过控制删除脉冲的时机来调整脉冲的分布。数字控制电路用于控制乘数N及寄存器10的常数。本专利技术的有益效果是，本专利技术改进的小数分频器具有更小的相位噪声，更均匀的脉冲分布，输出的瞬时频率更精确。附图说明图1为现有技术中小数分频原理框图；图2为本专利技术小数分频原理框图；图3为小数分频波形4为小数分频相位噪声图具体实施方式以下结合具体的实施例来进一步说明本专利技术的技术方案，如图2所示。本专利技术包括第一控制电路、第二控制电路和脉冲校正电路；第一控制电路由寄存器F10、十进制全加器12和相位累加器11构成，相位累加器11的一个输入端接基准脉冲源3，另一个输入端接十进制全加器12的输出端，寄存器F10接十进制全加器12。第二控制电路由常数寄存器2和比较器4构成，比较器4对常数寄存器2的输出和相位累加器11的输出进行比较，并将结果输出到脉冲删除器5。脉冲校正电路由压控震荡器1、脉冲删除器5、除法器8、鉴相器PD7、低通滤波器LF6构成。第一控制电路的相位累加器11输出累加结果并经D/A转换后输出到压控震荡器1。寄存器F10和寄存器N9的值由数字控制电路设定。以下对本实施方式的工作过程进行说明。令T0＝(m+a)Tμ(0≤a＜1)(1)其中Tμ为系统时钟，m为小数分频的整数部分，a为小数部分，Ts＝mTμ和T′s＝(m+1)Tμ为实际产生的分频脉冲周期。这样，实际的脉冲与要求的脉冲时间偏差有两种可能e＝T0-Ts＞0或e′＝T0-T′s＜0。同基本F-NPLL一样，首先将碎片a存入寄存器F10中，与相位累加器11中的基数在十进制全加器12中相加，将相加的结果作为相位累加器11新的基数，并输出到比较器4与常数寄存器2中的值进行比较。以常数0.5为例，如果相加的结果大于0.5，比较器4输出1，在输出1的上升沿，删除一个fr，相当于做N+1分频；其它情况都做N分频。电路的有效性同基本F-NPLL一样，利用M个Ts与一个T′s(0＜a≤0.5)或一个Ts与M个T′s(0.5＜a＜1)组合的均值来实现小数分频。在基本F-NPLL电路中将在负偏差接近Tμ时用一个T′s来消除。本专利技术中，Tμ与T′s的组合补偿可以实现偏差小于等于0.5Tμ的优化。一、当0＜a≤0.5时，设常数寄存器内的常数为δ∈(0，1)如图2。设由M个Ts与一个T′s组合产生最优时偏需要满足(1-a)Tμ-MaTμ≤δTμ(2)MaTμ≤δTμ(3)由(2)(3)式有δ≥1-a2---(4)]]>一、当(0.5＜a＜1)，设由一个Ts与M个T′s组合产生最优时偏需要满足aTμ-M(1-a)Tμ≤δTμ(5) M(1-a)Tμ≤δTμ(6)由(5)(6)式有δ≥a2---(7)]]>综合(4)，(7)式可见，对于任意a∈(0，1)都有0.5≤δ，即常数寄存器2选择0.5对a∈(0，1)都能适应。三、方法的有效性进一步讨论分两种情况讨论(1)当0＜a≤0.5时，如图2设由M个Ts与一个T′s组合产生的最优时偏可表示为(1-a)Tμ-MaTμ≤0.5Tμand MaTμ≤0.5Tμ(8)联立求解式(8)得INT(0.5/a-1)≤M≤INT(0.5/a) and M≥1 (9)由于0＜a≤0.5，式(9)中M是存在的。(2)当(0.5＜a＜1)，如图2设由一个Ts与M个T′s组合产生的最优时偏表示为aTμ-M(1-a)Tμ≤0.5Tμand M(1-a)Tμ≤0.5Tμ(10)解(10)式得INT(0.5/(1-a)-1)≤M≤INT(0.5/(1-a)) and M≥1 (11)由于(0.5＜a＜1)即0＜1-a＜0.5，故(11)式中M也是存在的。可见，限定最大时偏小于等于0.5Tμ是可行的。四、相位噪本文档来自技高网...

【技术保护点】
一种小数分频频率合成器，包括第一控制电路（１３）和脉冲校正电路，第一控制电路（１３）对脉冲校正电路进行控制，其特征在于，还包括由常数寄存器（２）和比较器（４）构成的第二控制电路（１４），第二控制电路（１４）的输入端与第一控制电路连接，输出端与脉冲校正电路连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：郑尧，蒋毅，刘尚勇，
申请(专利权)人：郑尧，蒋毅，刘尚勇，
类型：发明
国别省市：90[中国|成都]