一种用于设置调谐电压的调谐电路和方法。调谐电路具有耦合到环路滤波器的相位频率检测器，环路滤波器耦合到电压控制的振荡器。电压控制的振荡器的输出端子耦合到相位频率检测器的输入端子以形成反馈环。状态机耦合在相位频率检测器和电压控制的振荡器之间。开关耦合在状态机的输出端子和环路滤波器的输入端子之间或状态机的输出端子和电压控制的振荡器的输入端子之间。可选地，比较器耦合在状态机的输入端子和环路滤波器的输出端子之间或状态机的输入端子和相位频率检测器的输出端子之间。
【技术实现步骤摘要】
本专利技术一般涉及电子电路，尤其涉及包括电压控制的振荡器的电 子电路。
技术介绍
锁相环(PLL)系统用在各种应用中，包括无线电接收器、移动 通信系统、全球定位卫星系统、卫星接收器、电信系统、仪表测量系 统、调制解调器、微处理器等。 一般PLL系统包括用于调节系统的 工作频率的电压控制的振荡器(VCO) 。 PLL使用参考信号和反馈信 号来控制VCO的输出信号，以便它以与参考信号的频率和相位匹配 的频率和相位工作。VCO应具有低增益，以获得低相位噪声性能并 锁定到期望频率。虽然VCO通常锁定到期望频率，VCO的输入终端 上的电压可能偏移得太高或太低，这在PLL系统中造成参考杂散 (reference spur)，即，它在PLL参考频率处造成系统抖动，这降 低了 PLL系统锁定到期望频率上的能力。因此，有减少参考杂散的出现的PLL系统和方法是有利的。PLL 系统制造起来有成本效益是进一步有利的。附图说明结合附图理解，从下面详细说明的阅读中将更好地理解本专利技术， 其中相似的参考数字指定相似的组件，且其中图l是根据本专利技术的实施方式的锁相环电路的结构图2是用于根据本专利技术的实施方式来操作图1的锁相环电路的流程图3是根据本专利技术的另一实施方式的锁相环电路的结构图；图4是根据本专利技术的另一实施方式的锁相环电路的结构图；以及 图5是根据本专利技术的实施方式来操作图4的锁相环电路的流程图。为了说明的简单和理解的容易，不同图中的组件不一定按比例绘 制，除非明确地那么规定。在一些情况下，没有详细描述公知的方法、 程序、部件和电路，以便不使本公开内容难以理解。下列详细说明在 本质上仅仅是示例性的，且不是用来限制本文件的公开内容和所公开 的实施方式的使用。而且，不意味着被在前面的正文包括题目、技术 领域、背景或摘要中提出的任何表达和暗示的理论所限制。具体实施例方式通常，本专利技术提供了一种电路和方法，其通过使控制或调谐电压 VTUNE，即，电压控制的振荡器(VCO)的输入居中来减少锁相环(PLL) 系统中参考杂散的出现。根据一个实施方式，参考电压V肌M用于过 度驱动出现在VCO的输入端子处的调谐电压VTUNE。调谐电压VTUNE 使VCO产生包括输出电压和输出频率的输出信号。输出信号的频率 被整数n除，并传输到相位频率检测器的输入端子。相位频率检测器 产生输入到环路滤波器中的预调谐电压VPUMP。环路滤波器输出调谐 电压VTUNE，其使VCO产生输出信号。通过开启电容器组，即，将 电容器组布置成与VCO中的LC储能电路并联或关闭电容器组，即， 将电容器组与VCO中的LC储能电路退耦(decouple)，来调节调谐电 压ViuNE。 VCO产生更新的输出信号，其通过被n除的电路而传输到 相位频率检测器。根据一个实施方式，当实质上锁定参考电压VREF1 时，它从PLL系统退耦。图1是适合于根据本专利技术的实施方式使用单块集成电路来制造 的锁相环(PLL)电路10的结构图。PLL电路10也称为PLL系统 或调谐电路。PLL电路10包括耦合到状态机16和环路滤波器18的 相位频率检测器(PFD) 12。 PFD 12—般包括耦合到电荷泵14的相 位误差检测器13。也称为低通滤波器(LPF)的环路滤波器18连接到电压控制的振荡器(VCO) 20。状态机16也连接到VCO 20和开 关22，开关22连接到环路滤波器18。 VCO20通过除法器电路24耦 合到PFD 12。更具体地，PFD 12具有输入端子28和输入端子30，输入端子 28被耦合以接收具有频率fref2的参考信号VREF2，输入端子30被耦合 以从除法器电路24接收具有频率fdiv的反馈信号VFB。 PFD 12具有 分别连接到状态机16的输入端子36和38以及电荷泵14的输入端子 40和42的输出端子32和34。电荷泵14的输出端子45连接到环路 滤波器18的输入端子48。状态机16的输出端子4415 442， ...， 44m分别 连接到VCO 20的输入端子46i， 462,…，46m，以及状态机16的输出端 子48连接到开关22的控制端子50。 VCO 20包括耦合到一个或更多 组开关电容器23r23m的电感-电容(LC)储能电路21，其中m为整 数。作为例子，开关22是具有载流电极52和载流电极54的三端子 开关，载流电极52被耦合以接收参考电压或电势VREF1，载流电极54 通常连接到电荷泵14的输出端子45和环路滤波器18的输入端子48。 环路滤波器18的输出端子56连接到VCO 20的输入端子58。 VCO 20 的输出端子60用作PLL电路10的输出端子。虽然开关50显示为耦 合在环路滤波器18之前，但这不是本专利技术的限制。例如，载流电极 54通常可连接到环路滤波器18的输出端子56和VCO 20的输入端子 58。除法器电路24耦合在VCO 20的输出端子60和PFD 12的输入 端子30之间。优选地，除法器电路24是被n除的电路，其中n为由用户选择的整数。图2是示出根据本专利技术的实施方式的PLL电路10的操作的流程 图64。在PLL电路10的上电期间或当希望VCO20的输出频率变化 时，状态机16将开关22配置成连接参考电压VREF1与输入端子48。 将参考电压VREM施加到输入端子48过度驱动环路滤波器18，以使 它在输出端子56产生电压VTUNE(由标为66的方框表示)。电压VTUNE 传输到VCO 20的输入端子58。响应于电压VTUNE， VCO 20产生具 有输出频率f幽的输出信号VOUT，输出信号VOUT出现在输出端子60。输出电压VOUT出现在除法器电路24的输入端子，这产生具有频率fdiv 的反馈信号VFB。除法器电路24用整数n除频率f。w，因而产生具有频率fdiv的反馈信号VFB。因此，反馈信号VFB实质上具有与输出信号Vout相同的幅度，但它具有比频率iU小n倍的频率fdiv。具有参考频率fref2的参考信号V肌F2施加到输入端子28,而具有频率fdiv的反馈信号VFB反馈到输入端子30。相位误差检测器13比较频率fref2与反馈频率fdiv，并在输出端子32和34产生表示信号fref2和fdiv之间差异的差分相位误差信号(由标为68的方框表示)。差分 相位误差信号分别传输到电荷泵14的输入端子40和42以及状态机16输入端子36和38。当频率fref2和fdW实质上同相时，相位误差信号实质上为零，且状态机16传输打开开关22的信号(由参考数字 76表示)。PLL电路10在正常工作模式中(由标为78的方框表示)。 响应于具有非零值或不在预定的容差范围内的相位误差信号，即，频率fref2实质上不等于fdiv，状态机16开启或关闭电容器组。如 果频率fref2比fdW快，则状态机16关闭VCO 20内的一个电容器组23厂23m，即，状态机16使电容器组从LC储能电路21分离(由标为 80的方框表示)。响应于新的电容器配置，VCO20产生具有更新的 输出频率fouT的更新的输出电压Vout。更新的输出电压VOUT出现在 除法器电路24的输入处，这产生了具有更新的频率fdiv的更新的反馈 信号Vfb。除法器电路24用整数n除频率f。ut，因而产本文档来自技高网...
【技术保护点】
一种调谐电路，包括： 相位频率检测器，其具有第一输入端子和第二输入端子以及第一输出端子和第二输出端子，所述第一输入端子耦合成接收参考信号； 环路滤波器，其具有输入端子和输出端子，所述输入端子耦合到所述相位频率检测器的第一输出端子； 电压控制的振荡器，其具有第一输入端子和第二输入端子以及输出端子，所述第一输入端子耦合到所述环路滤波器的输出端子； 除法器电路，其具有输入端子和输出端子，所述输入端子耦合到所述电压控制的振荡器的输出端子，以及所述输出端子耦合到所述相位频率检测器的第二输入端子；以及 状态机，其具有第一输入端子和第二输入端子以及至少一个输出端子，所述第一输入端子和第二输入端子分别耦合到所述相位频率检测器的第一输出端子和第二输出端子，以及所述至少一个输出端子中的第一输出端子耦合到所述电压控制的振荡器的第二输入端子。
【技术特征摘要】
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【专利技术属性】
技术研发人员：JJ休斯，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]
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