具有四端子JFET器件的电路配置制造技术

公开了使用四端子结型场效应晶体管（ＪＦＥＴ）的电路。这种电路可包括各种静态和动态逻辑电路、触发器、复用器、三态驱动器、相位检测器、具有可变操作速度的逻辑和／或操作在线性或非线性模式中的具有这种四端子ＪＦＥＴ的模拟电路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及半导体电路，更具体而言涉及使用结型场效应晶体 管(JFET)器件的半导体电路。
技术介绍
传统的结型场效应晶体管(JFET)是己知的。图19示出了传统的n 沟道JFET 1900的示意图。传统的n沟道JFET作为三端子器件来操作， 包括控制栅极1910、漏极1920和源极1930。在操作中，传统的JFET 1900充当耗尽型器件，从而在源极1930和漏极1920之间提供相对较低阻 抗的路径。响应于施加在控制栅极1910处的电压，耗尽区域可以被变更 以改变源极1930和漏极1920之间的传导率(conductivity)。目前，对于大多数大规模集成电路来说，采用了金属氧化物半导体(MOS)型晶体管，这是由于其优于其他晶体管类型(例如JFET)的可 察觉的优点。当前，大多数具有逻辑功能的集成电路是利用互补MOSFET(CMOS)技术制造的。CMOS采用了 p型MOSFET和n型MOSFET两 者。这样一来，至少一种类型的MOSFET可以在稳定状态条件下被关断。 这样，稳定状态电流可以被减小到晶体管漏电流。CMOS技术在电流泄漏特性上一直都有优越性。然而，随着器件特征 尺寸的减小，CMOS技术正在接近縮小极限。例如，随着CMOS晶体管的 沟道长度减小，栅极绝缘层厚度必须被减小，以提供对沟道的足够控制(并因此足以关断器件)。这种薄的栅极绝缘层可能变得难以制造或造价 高昂并且/或者失去了操作中或者随时间的完整性。附图说明图1A是根据一个实施例的四端子n沟道结型场效应晶体管(4TNFET)的电路示意图。图1B至1F是示出类似于图1A的4TNFET的示 例的各种视图。图2A是根据一个实施例的四端子p沟道结型FET (4TPFET)的电路 示意图。图2B至2F是示出类似于图2A的4T PFET的示例的各种视图。图3A和3B是类似于图1A的4T NFET的电流-电压传输特性。图3C 和3D是根据一个实施例的单栅极耗尽(SD) 4TNFET的电流-电压传输特 性。图3E和3F是根据一个实施例的单栅极增强(SE) 4TNFET的电流-电压传输特性。图4A至4D是根据各种实施例的逻辑电路的电路示意图。图4E至4H 示出了互补金属氧化物半导体(CMOS)逻辑电路功能如何可以被转化为 互补4T FET电路布置。图41是根据一个实施例的三输入逻辑电路的电路 示意图。图5是根据一个实施例的复杂逻辑门的电路示意图。图6是根据一个实施例的动态逻辑电路的电路示意图。图7是根据另一个实施例的另一个动态逻辑电路的电路示意图。图8A是利用MOS技术实现的传统复用器电路的示意图。图8B是根据一个实施例的复用器电路的示意图。图8C是示出图8B的电路的操作的曲线图。图9A是4-1复用器的框图。图9B是传统的CMOS 4-1复用器的电路 示意图。图9C是根据一个实施例的4-1复用器的电路示意图。图IO是根据一个实施例的三态驱动器的电路示意图。图IIA是根据一个实施例的触发器的电路示意图。图IIB是可包括类 似于图IIA的触发器的两端口存储单元的示意性框图。图12A是根据一个实施例的超前相位检测器(lead phase detector)的 电路示意图。图12B是根据一个实施例的滞后相位检测器(lag phase detector)的电路示意图。图12C是图示图12A的超前相位检测器的操作 的定时图。图12D是图示图12B的滞后相位检测器的操作的定时图。图13A是根据一个实施例的双模式逻辑电路的示意性框图。图13B是 图示图13A的双模式逻辑电路的操作的定时图。8图14是示出根据一个实施例的双模式逻辑的示意性框图。图15是根据一个实施例的调幅电路的示意性框图。 图16是示出图15的电路的操作的定时图。图17是根据一个实施例的放大器/解调器的示意性框图。 图18A是根据一个实施例的脉宽调制(PWM)电路的示意性框图。 图18B是示出图18A的电路的操作的定时图。 图19是传统的n沟道JFET的示意图。具体实施例方式现在将参考若干附图来详细描述本专利技术的各种实施例。这些实施例示 出了利用四端子(4T)结型场效应晶体管(JFET)(包括互补4T JFET) 形成的电路。所公开的实施例可包括利用n沟道或p沟道传导类型的4T JFET形成 的电路。这些器件通过施加栅极电位和"背"栅极电位而提供了对源极和 漏极之间的沟道的单独控制。这些器件的许多种可能配置中的两种在图 1A至2B中示出。图1A是根据一个实施例的4T n沟道JFET (在下文中被称为4T NFET，并且由通用标号100指定)的示意表示。4TNFET 100可包括前栅 极110、源极120、漏极130、背栅极(在该示例中是阱)140和沟道区域 150。前栅极IIO和背栅极140都可用于控制源极120和漏极130之间的沟 道阻抗。图1B以横截面视图的形式示出了 4TNFET 100B的一个示例。在该具 体配置中，前栅极110可以由包括n型沟道150的衬底上的p型掺杂半导 体材料(即，多晶硅或无定形硅)形成。源极和漏极(130和120)可以 是在沟道150的相对侧上的高掺杂的n型区域。背栅极140可以是相对于 n型沟道150而与前栅极110正对形成的p型区域。图1C以横截面视图的形式示出了 4TNFET 100C的另一示例。在该具 体配置中，前栅极110可以由半导体衬底中的扩散p型掺杂区域形成。n 型沟道150可以形成在同一衬底内前栅极110的下方。源极和漏极(130和120)可以是在沟道150的相对侧上的高掺杂的n型区域。背栅极140 可以是衬底内相对于n型沟道150而与前栅极110正对形成的p型区域。图1D以横截面视图的形式示出了 4T NFET 100D的第三示例。图1D 的示例示出了利用绝缘体上硅(SOI)技术实现的器件。源极和漏极(130 和120)可以是在n型沟道150的相对侧上的高掺杂的n型区域。背栅极 140可以是衬底内相对于n型沟道150而与前栅极110正对形成的p型区 域。沟道150、源极/漏极130/120和背栅极140都可以形成在半导体材料 的隔离部分("凸台(mesa)"或"岛")中，该隔离部分在侧面上被隔 离材料170所包围，并且通过隔离层172相对于底面隔离。前栅极IIO可以由凸台上形成的p型掺杂区域形成，或者可以由凸台 内的扩散p型区域形成，或者由其组合形成。在图1B、 1C和1D的示例中，将会理解可以对每个背栅极形成触点 (contact)以允许相对于前栅极对背栅极进行单独的控制。图IE和IF示出了利用类似于"fin (鳍式)"FET的配置所实现的 4T NFET 100E的第四示例。图IE是4T NFET器件的简化侧面横截面视 图，其中p型前栅极110可以在绝缘衬底182的上方在n型沟道区域150 的一侧上延伸。p型背栅极140被类似地布置在沟道区域150的相对侧 上。图IF是同一晶体管的顶视图，并且进一步示出了源极区域130和漏 极区域120。将会理解，源极区域130、漏极区域120和沟道区域150可 以形成在在绝缘衬底182的表面上方延伸的半导体材料的同一部分中。前 栅极IIO和背栅极140可以由沉积在包含源极区域130、漏极区域12本文档来自技高网...

【技术保护点】
一种逻辑电路，包括：　至少一个输入节点；　至少一个输出节点；以及　耦合在所述至少一个输入节点和输出节点之间的至少一个结型场效应晶体管（ＪＦＥＴ），该结型场效应晶体管包括第一传导类型的第一栅极和第二栅极以及所述第一栅极和第二 栅极之间的第二传导类型的沟道区域，所述沟道区域将源极区域连接到漏极区域，所述源极区域和所述漏极区域都是所述第二传导类型的。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：阿首克库马尔卡泊尔，
申请(专利权)人：帝斯曼方案公司，
类型：发明
国别省市：US[美国]