半导体集成电路制造技术

本发明专利技术提供一种在装载了多个功能块的ＳｏＣ中适用于基于向量输入的漏电流削减方法的扫描链结构及其控制方法。该半导体集成电路器件包括具有多个功能块的多个电源块（Ａｒｅａ１～ＡｒｅａＮ）、能够对电源块提供工作用电源的电源开关（ＰＳＷ１～ＰＳＷＮ）、对每个电源块设置的扫描链、对扫描链提供能够转变为低漏电状态的向量的存储部（ＶＥＣ），通过将扫描链改为仅连接非工作的功能块，而能在短时间内转变为低漏电状态。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路器件，尤其涉及一种有效应用于面向便携设备的系统LSI或者微型处理器的技术。
技术介绍
近年来，随着半导体工艺技术的进步，最小加工尺寸的微细化更加进步。其结果是装载在一块芯片上的晶体管数量增多，计算机的主要功能被嵌入到一块芯片上的SoC ( System on a Chip:系统级芯片)日益普及。SoC将微型处理器、接口控制器、多媒体信号处理器、存储器等功能块(block)集成在一块芯片上。加速这种集成化，由此安装所需的面积缩小，与具有同等功能的由多块芯片形成的系统相比，还能够明显抑制成本。其另一方面，在加速高集成化的SoC中，产生功耗增加的问题。功耗的增加使芯片的热产生量增加，使芯片的可靠性降低。另外，在便携设备等中，使电池驱动时间减少。集成在芯片上的晶体管数量的增加、伴随微细化而晶体管的漏电流的增加、以及工作频率的提高是使功耗增加的主要原因。功耗的种类能够分为DC电力(DC功率)和AC电力(AC功率)这两种。由于漏电流而即使在电路不进行工作的状态下如果提供电源电压则DC电力也被消耗。另一方面，AC电力是晶体管的充放电电力，在电路进行工作时被消耗(工作时电力)。为了减少功耗，同时减少DC电力和AC电力较重要，j旦是，下面关注DC电力，说明以往提出的减少(功耗)方法。SoC是根据每个功能分割的电源块的集合体。如果观察某个瞬间内的SoC的工作状态，则不是所有的电路都在进行工作。这是由于仅用于执行应用程序所需的电源块进行工作即可。因此，切断对不使用的电源块的电源提供，由此能够消除其电源块的漏电流。例如在专利文献1中说明了本方法。另一方面，还提出了如下方法不切断电源而将组合电路的输入值强制性地设定为某个值，据此来减少漏电流。本方法利用扫描链(scan chain)来设定组合电路的输入值以减少漏电流。该方法是利用了芯片的漏电流依存于输入到组合电路的输入端子的信号的值而改变的方法。例如，如果是2输入的与门，则依存于输入向量(OO、10、 01、 11)而流动的漏电流不同。也就是说，在休眠时等情况下，如果能够在组合电路中直接设定漏电流变少那样的输入向量，则能够减少DC电力即漏电流。另一方面，无法直接控制成为组合电路的输入值的、时序电路的触发器输出值。因此，对触发器的数据输入端子附加多路复用器，形成与通常的通路不同的、对触发器彼此之间进行串联连接的通路(扫描链)。根据扫描控制信号，以通常通路和扫描链通路切换触发器的数据输入源，由此能够直接控制触发器的值。也就是说，利用该扫描链，设定存在于通常通路的组合电路的输入向量，减少漏电流。通常，扫描链是为了容易测试而附加的通路，但在此特征在于使用该扫描链来减少漏电流。在专利文献2、 3、 4中记载了本方法。专利文献1:日本特开2003 - 218682号公报专利文献2:日本特开2006 - 220433号公报专利文献3:日本特开2005 - 210009号公才艮专利文献4:日本特开2005 - 086215号公报
技术实现思路
但是，在上述专利文献2、 3、 4中记载了 SoC单体功能块电平的利用了扫描链的漏电流控制方法及其结构，但是没有提及SoC整体中的扫描链的结构及其控制方法。即，首先在装载了多个功能块的SoC中，为了减少漏电流而使用的扫描链的优选结构并不明确。对扫描链的向量输入时间依存于 一条扫描链内的触发器的级数。即，触发器的级数越多，向量的输 入时间越长。为了缩短向量输入时间，优选成为如下那样的扫描链结构在执行应用程序时，仅能够对非工作块(block)输入向量。但是，通常的扫描链结构没有考虑这种执行应用程序时的功能块之 间的工作/非工作状态。在这种情况下，也对工作中的功能块输入向量，因此用于输入向量的开销(overhead)时间较多。其次，其他低功耗方法即电源切断控制、时钟选通控制之间的灵活运用并不明确。在此，考虑执行应用程序时的功能块之间的工作/非工作状态，也应该将各功能块设定为适当的低功耗状态。由此，能够发挥最大的漏电流减少效果。根据如上所述情况，本专利技术的目的在于提供一种在装载了多个功能块的SoC中对减少由于输入向量而产生的漏电流的方法最佳的扫描链结构及其控制方法。根据本说明书的记载以及附图来明确本专利技术的上述以及其他目的和新的特征。简单说明本申请公开的专利技术中的代表性技术方安的概要如下。 即特征在于，具有第一电源块，具有第一功能块和第二功能 块，其中，该第一功能块具有第一触发器、第二触发器以及第一组 合电路，该第二功能块具有第三触发器、第四触发器以及第二组合 电路；第一扫描链，包含上述第一触发器和上述第二触发器；以及 第二扫描链，包含上述第三触发器和上述第四触发器，能够设定为 如下模式中的任一种模式第一模式，切断向上述第一电源块提供 的电源；第二模式，通过上述第一扫描链输入使上述第一组合电路 成为漏电流比不输入的状态小的状态的第一向量，然后，切断输入 到上述第一功能块的第一时钟信号；以及第三模式，不进行上述第 一向量的输入而仅切断上述第一时钟信号。或者特征在于，具有第一电源块，具有第一功能块和第二功 能块，其中，该第一功能块具有第一触发器、第二触发器以及第一组合电路，该第二功能块具有第三触发器、第四触发器以及第二组合电路；第一开关，用于向上述第一电源块提供电源；第一寄存器， 用于控制上述第一开关；第二寄存器，具有用于设定是否对上述第 一功能块输入第一时钟信号的第一位、和用于设定是否对上述第二 功能块输入第二时钟信号的第二位；第一扫描链，包含上述第一触 发器和上述第二触发器；第二扫描链，包含上述第三触发器和上述 第四触发器；以及第三寄存器，具有用于设定是否输入为了使上述 第一组合电^各成为漏电流比不输入的状态小的状态而通过上述第一 扫描链输入的第 一向量的第三位、和用于设定是否输入用为了使上 述第二组合电路成为漏电流比不输入的状态小的状态而通过上述第 二扫描链输入的第二向量的第四位。或者特征在于，具有第一电源块，具有第一功能块和第二功 能块，其中，该第一功能块具有第一触发器、第二触发器以及第一 组合电路，该第二功能块具有第三触发器、第四触发器以及第二组 合电路；第一开关，用于设定可否向上述第一电源块提供电源；第 一寄存器，用于控制上述第一开关；第一扫描链，包含上述第一触 发器和上述第二触发器；第二扫描链，包含上述第三触发器和上述 第四触发器；以及第二寄存器，具有用于设定是否对上述第一功能 块输入第一时钟信号的第一位、用于设定是否对上述第二功能块输 入第二时钟信号的第二位、以及用于设定是否输入第一向量和第二 向量的第三位，其中，上述第一向量是为了使上述第一组合电路成 为低漏电流状态而通过上述第一扫描链输入的，上述第二向量是为 了使上述第二组合电路成为低漏电流状态而通过上述第二扫描链输 入的。简单说明通过本申请公开的专利技术中的代表性技术方案得到的效 果如下。在作为功能块的集合体的SoC中，能够减少执行应用程序时的漏电〗危。附图说明图1是表示本专利技术的半导体集成电路器件的第一实施方式中的SoC结构一例的图。图2是表示本专利技术的半导体集成电路器件的第一实施方式中的 电源块内的扫描链结构 一 例的图。图3是表示本专利技术的半导体集成电路器件的第一实本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，其特征在于，具有：　第一电源块，其具有第一功能块和第二功能块，其中，该第一功能块具有第一触发器、第二触发器以及第一组合电路，该第二功能块具有第三触发器、第四触发器以及第二组合电路；　第一扫描链，其包含上述 第一触发器和上述第二触发器；以及　第二扫描链，其包含上述第三触发器和上述第四触发器，　能设定为以下模式中的任一种模式：　第一模式，切断向上述第一电源块提供的电源；　第二模式，通过上述第一扫描链向上述第一组合电路输入不 依存于上述第一触发器的前级电路和上述第二触发器的前级电路的第一向量，然后切断向上述第一功能块输入的第一时钟信号；以及　第三模式，不进行上述第一向量的输入而仅切断上述第一时钟信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：长田健一，大津贺一雄，菅野雄介，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]