一种LDMOS晶体管结构制造技术

本实用新型专利技术涉及LDMOS技术领域，公开了一种LDMOS晶体管结构，包括：器件本体，所述器件本体包括衬底层和位于衬底层上方的N型漂移区，N型漂移区的上方设有按预定距离间隔排列的至少两个第二栅极；其中，至少两个第二栅极为非等间距间隔排列，从而能够在增加击穿电压的同时降低导通电阻。本实用新型专利技术通过以上技术方案实现了对击穿电压和导通电阻矛盾的突破，提高了功率半导体芯片和电力智能设备的可靠性，保证了电网安全稳定运行。保证了电网安全稳定运行。保证了电网安全稳定运行。

【技术实现步骤摘要】
一种LDMOS晶体管结构


[0001]本技术涉及LDMOS
，具体为一种LDMOS晶体管结构。

技术介绍

[0002]与分立器件构成的功率电路相比，功率集成电路具备集成度高、稳定性强、制造成本低等优点，近些年来获得突飞猛进的发展，功率集成电路已成为功率电路的必然选择。功率集成芯片主要采用以BCD（BiCMOS/CMOS/DMOS）为基础的特殊工艺，而其中最为关键的横向双扩散金属氧化物半导体场效应管（LDMOS）器件作为功率开关在功率集成电路中承担关键角色。LDMOS器件占比大，功耗远大于芯片中的其他模拟、数字器件，占据了整个功率集成电路损耗中的大部分。其击穿电压与导通电阻的性能直接关系电源类集成芯片的转换效率、开关频率、稳定运行时间等重要指标。同时LDMOS器件性能的优劣也是评判BCD工艺技术水平的重要标准。但是对于DMOS类功率器件，高击穿电压与低导通电阻在设计和工艺制造上互为矛盾。
[0003]具体表现在：一般LDMOS器件的性能主要受其导通电阻的限制，在器件满足一定耐压的条件下，应尽量降低器件的导通电阻，但是，降低器件的导通电阻就要减小漂移区的长度，提高漂移区的掺杂浓度，然而这又对器件的击穿电压造成影响；因此高击穿电压与低导通电阻在设计和工艺制造上互为矛盾。

技术实现思路

[0004]本技术的目的在于克服现有LDMOS器件在高击穿电压与低导通电阻的设计和工艺制造上互为矛盾的问题，提供了一种LDMOS晶体管结构。
[0005]为了实现上述目的，本技术提供一种LDMOS晶体管结构，包括：器件本体，所述器件本体包括衬底层和位于所述衬底层表面的P阱区和N型漂移区，所述P阱区的表面设有第一栅极，所述N型漂移区的表面设有漏极，其特征在于，所述第一栅极和所述漏极之间的所述N型漂移区表面设有间隔排列的至少两个第二栅极；其中，至少两个第二栅极为非等间距间隔排列，使得间隔排列的至少两个第二栅极用于当所述器件本体处于关断状态时，向至少两个第二栅极施加电压从而增加所述P阱区和N型漂移区的交界区域的击穿电压，当所述器件本体处于开启状态时，向至少两个所述第二栅极施加电压从而降低所述器件本体的导通电阻。
[0006]作为一种可实施方式，所述第一栅极包括第一栅极氧化层和第一栅电极，所述第二栅极包括第二栅极氧化层和第二栅电极，所述第一栅极氧化层设于所述P阱区的表面，所述第一栅电极设于所述第一栅极氧化层的表面，所述第二栅极氧化层设于所述N型漂移区的表面，所述第二栅电极设于所述第二栅极氧化层的表面；所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度。
[0007]作为一种可实施方式，所述P阱区的表面还设有源极，所述源极位于第一栅极远离第二栅极的一侧，所述源极包括源极N+区、源极P+区和源电极，所述源极N+区、源极P+区位
于P阱区表面，所述源电极位于所述源极N+区和所述源极P+区表面，所述漏极包括漏极N+区和漏电极，所述漏极N+区位于N型漂移区表面，所述漏电极位于所述漏极N+区表面。
[0008]作为一种可实施方式，所述衬底层还包括N埋层。
[0009]作为一种可实施方式，所述衬底层和P阱区、N型漂移区之间还设有二氧化硅层。
[0010]作为一种可实施方式，当所述第二栅极有i个时，按照从左到右排列第1个第二栅极至第i个第二栅极，所述第一栅极和第1个第二栅极之间的间隔距离为
△
1，
…
，第i
‑
1个第二栅极和第i个第二栅极之间的间隔距离为
△
i，第i个第二栅极和所述漏极之间的间隔距离为
△
i+1，其中，
△
1、
…
、
△
i、
△
i+1的距离值从左到右依次增大，使得当所述器件本体处于关断状态向多个第二栅极施加电压时所述P阱区和所述N型漂移区的交界区域不被击穿。
[0011]本技术的有益效果：本技术在传统LDMOS晶体管结构的基础上，增加了一系列的按预定距离间隔排列的第二栅极，一方面在器件本体处于关断状态下时，向第二栅极施加电压，增加N型漂移区的耗尽，从而整个器件可以承受更高的电压，增加击穿电压；另一方面，在器件本体处于开启状态下时，向第二栅极施加电压，可以在漂移区表面吸引更多电子，形成高浓度电子积累层，从而调制漂移区的电导率，降低导通电阻；而且，每设置一个栅极，就相当于多一个电场的峰，可以降低两边的电场的峰，从而增加击穿电压，击穿电压等于电场在横向上的积分，两边的电场降低了，整体的电场可以再增加，击穿电压增加，效果更好；实现了对击穿电压和导通电阻矛盾的突破，提高了功率半导体芯片和电力智能设备的可靠性，保证了电网安全稳定运行。
附图说明
[0012]图1为传统LDMOS晶体管结构示意图；
[0013]图2为本技术实施例LDMOS晶体管结构中第二栅极氧化层的厚度等于第一栅极氧化层的厚度时的结构示意图；
[0014]图3为本技术实施例LDMOS晶体管结构中第二栅极氧化层的厚度大于第一栅极氧化层的厚度时的结构示意图；
[0015]图4为本技术实施例LDMOS晶体管结构增加N埋层后的结构示意图；
[0016]图5为本技术实施例LDMOS晶体管结构增加二氧化硅层后的结构示意图；
[0017]图6为本技术实施例LDMOS晶体管结构在制作过程中的结构示意图。
具体实施方式
[0018]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0019]本实施例提供一种技术方案：一种LDMOS晶体管结构，包括：器件本体，所述器件本体包括衬底层和位于所述衬底层表面的P阱区和N型漂移区，所述P阱区的表面设有第一栅极，所述N型漂移区的表面设有漏极，其特征在于，所述第一栅极和所述漏极之间的所述N型漂移区表面设有间隔排列的至少两个第二栅极；其中，至少两个第二栅极为非等间距间隔排列，使得间隔排列的至少两个第二栅极用于当所述器件本体处于关断状态时，向至少两
个第二栅极施加电压从而增加所述P阱区和N型漂移区的交界区域的击穿电压，当所述器件本体处于开启状态时，向至少两个所述第二栅极施加电压从而降低所述器件本体的导通电阻。
[0020]所述第一栅极包括第一栅极氧化层和第一栅电极，所述第二栅极包括第二栅极氧化层和第二栅电极，所述第一栅极氧化层设于所述P阱区的表面，所述第一栅电极设于所述第一栅极氧化层的表面，所述第二栅极氧化层设于所述N型漂移区的表面，所述第二栅电极设于所述第二栅极氧化层的表面；在本实施例中，对最终形成的第二栅极的第二栅极氧化层的厚度可以不做限定；但是在一种实施例中，如图2所示，所述第二栅极氧化层的厚本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LDMOS晶体管结构，包括：器件本体，所述器件本体包括衬底层和位于所述衬底层表面的P阱区和N型漂移区，所述P阱区的表面设有第一栅极，所述N型漂移区的表面设有漏极，其特征在于，所述第一栅极和所述漏极之间的所述N型漂移区表面设有间隔排列的至少两个第二栅极；其中，至少两个第二栅极为非等间距间隔排列，使得当所述器件本体处于关断状态时，向至少两个第二栅极施加电压从而增加所述P阱区和N型漂移区的交界区域的击穿电压，当所述器件本体处于开启状态时，向至少两个所述第二栅极施加电压从而降低所述器件本体的导通电阻。2.根据权利要求1所述的LDMOS晶体管结构，其特征在于，所述第一栅极包括第一栅极氧化层和第一栅电极，所述第二栅极包括第二栅极氧化层和第二栅电极，所述第一栅极氧化层设于所述P阱区的表面，所述第一栅电极设于所述第一栅极氧化层的表面，所述第二栅极氧化层设于所述N型漂移区的表面，所述第二栅电极设于所述第二栅极氧化层的表面；其中，所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度。3.根据权利要求1所述的LDMOS晶体管结构，其特征在于，所述P阱区的表面还设有源极，所述源极位于第一栅极远离第二栅极的一侧，所述源极包括源极N+区、源极P+区和源电极，所述源极N+区、源极...

【专利技术属性】
技术研发人员：许凯，张亦舒，
申请(专利权)人：浙江大学杭州国际科创中心，
类型：新型
国别省市：