一种I2C到AXI_master的转换系统技术方案

本实用新型专利技术涉及一种I2C到AXI_master的转换系统，包括I2C_master总线模块，I2C_slave总线模块，AXI_master总线模块，NoC总线模块；所述的I2C_master总线模块与I2C_slave总线模块之间通过I2C协议标准的SCL和SDA进行通信相连，所述的I2C_slave总线模块和AXI_master总线模块之间通过通信端口进行通信相连，所述的AXI_master总线模块与NoC总线模块之间通过标准的AXI总线协议进行通信相连。本实用新型专利技术所述的I2C到AXI_master的转换系统，利用支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、乱序访问，可大大降低I2C控制器拥塞风险，当存在多个主器件时，也可达到单个主器件的访问效率。也可达到单个主器件的访问效率。也可达到单个主器件的访问效率。

An I2C to Axi_ Master conversion system

【技术实现步骤摘要】
一种I2C到AXI_master的转换系统


[0001]本技术涉及集成电路控制领域，尤其涉及到一种I2C到AXI_master的转换系统。

技术介绍

[0002]AXI(Advanced extensible Interface)是一种总线协议，该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址、控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，更加容易进行时序收敛。
[0003]I2C(Inter
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IntegratedCircuit)总线是一种两线式串行总线，用于连接控制器及其外围设备，是微电子通信控制领域广泛采用的一种总线标准。I2C通过串行数据(SDA)线和串行时钟(SCL)线在连接到总线的器件间传递信息。每个器件都有一个唯一的地址识别，而且都可以作为一个发送器或接收器。
[0004]在现代的集成电路设计领域中，AXI总线和I2C总线的应用越来越广泛，通常会涉及到AXI总线I2C总线的数据交互，如何高效、便捷的实现这一交互过程，是目前本领域人员需要解决的技术问题。

技术实现思路

[0005]为解决上述技术问题，本技术的一种I2C到AXI_master的转换系统，包括I2C_master总线模块，I2C_slave总线模块，AXI_master总线模块，NoC总线模块；所述的I2C_master总线模块与I2C_slave总线模块之间通过I2C协议标准的SCL和SDA进行通信相连，所述的I2C_slave总线模块和AXI_master总线模块之间通过通信端口进行通信相连，所述的AXI_master总线模块与NoC总线模块之间通过标准的AXI总线协议进行通信相连。
[0006]在本技术的一个实施例中，所述I2C_slave总线模块与AXI_master总线模块之间的通信端口由以下信号组成：rxdata端口、axlen端口、axburst_axprot_axisize端口、strb_axid端口、rxvld端口、txvld端口、wr端口、axi_txvld端口和txdata端口。
[0007]在本技术的一个实施例中，所述I2C_slave总线模块与AXI_master总线模块之间的通信rxdata端口是8bit；axlen端口是4bit；axburst_axprot_axisize端口是8bit；strb_axid端口是8bit；rxvld端口是1bit；txvld端口是1bit；wr端口是1bit；axi_txvld端口是1bit；txdata是8bit。
[0008]在本技术的一个实施例中，所述I2C总线模块与AXI_master总线模块之间的通信rxdata端口负责配置AXI_master的araddr或awaddr，和wdata；通信axlen端口负责配置AXI_master的arlen或awlen；通信axburst_axprot_axisize端口负责配置AXI_master的arburst、arprot、arsize或awburst、awprot、awsize；通信strb_axid端口负责配置AXI_master的wstrb和awid或arid。
[0009]在本技术的一个实施例中，所述的txvld端口是发送控制信号，用来表示AXI_master是否已经做好准备可以接受数据；rxvld端口是接收控制信号，用来表示AXI_master是否已经成功接收到数据；wr端口是读写控制信号，配置AXI_master是读状态还是写状态；axi_txvld端口配置I2C是否可以传递数据给AXI_master；txdata端口负责将AXI_master的数据传递给I2C_slave。
[0010]本技术的上述技术方案相比现有技术具有以下优点：本技术所述的I2C到AXI_master的转换系统，利用支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、乱序访问，可大大降低I2C控制器拥塞风险，当存在多个主器件时，也可达到单个主器件的访问效率。
附图说明
[0011]为了使本技术的内容更容易被清楚的理解，下面根据本技术的具体实施例并结合附图，对本技术作进一步详细的说明。
[0012]图1是本技术的I2C到AXI_master转换的结构示意图；
[0013]图2是本技术的I2C通过AXI_master向NoC传递数据的帧格式图；
[0014]图3是本技术的NOC通过AXI_master向I2C传递数据的帧格式图。
具体实施方式
[0015]如图1所示，本实施例提供一种I2C到AXI_master的转换系统，包括I2C_master总线模块，I2C_slave总线模块，AXI_master总线模块，NoC总线模块；所述的I2C_master总线模块与I2C_slave总线模块之间通过I2C协议标准的SCL和SDA进行通信相连，所述的I2C_slave总线模块和AXI_master总线模块之间通过通信端口进行通信相连，所述的AXI_master总线模块与NoC总线模块之间通过标准的AXI总线协议进行通信相连。
[0016]所述I2C_slave总线模块与AXI_master总线模块之间的通信端口由以下信号组成：rxdata端口、axlen端口、axburst_axprot_axisize端口、strb_axid端口、rxvld端口、txvld端口、wr端口、axi_txvld端口和txdata端口。
[0017]所述I2C_slave总线模块与AXI_master总线模块之间的通信rxdata端口是8bit；axlen端口是4bit；axburst_axprot_axisize端口是8bit；strb_axid端口是8bit；rxvld端口是1bit；txvld端口是1bit；wr端口是1bit；axi_txvld端口是1bit；txdata是8bit。
[0018]所述I2C总线模块与AXI_master总线模块之间的通信rxdata端口负责配置AXI_master的araddr或awaddr，和wdata；通信axlen端口负责配置AXI_master的arlen或awlen；通信axburst_axprot_axisize端口负责配置AXI_master的arburst、arprot、arsize或awburst、awprot、awsize；通信strb_axid端口负责配置AXI_master的wstrb和awid或arid。
[0019]所述的txvld端口是发送控制信号，用来表示AXI_master是否已经做好准备可以接受数据；rxvld端口是接收本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种I2C到AXI_master的转换系统，其特征在于，包括I2C_master总线模块，I2C_slave总线模块，AXI_master总线模块，NoC总线模块；所述的I2C_master总线模块与I2C_slave总线模块之间通过I2C协议标准的SCL和SDA进行通信相连，所述的I2C_slave总线模块和AXI_master总线模块之间通过通信端口进行通信相连，所述的AXI_master总线模块与NoC总线模块之间通过标准的AXI总线协议进行通信相连。2.根据权利要求1所述的一种I2C到AXI_master的转换系统，其特征在于：所述I2C_slave总线模块与AXI_master总线模块之间的通信端口由以下信号组成：rxdata端口、axlen端口、axburst_axprot_axisize端口、strb_axid端口、rxvld端口、txvld端口、wr端口、axi_txvld端口和txdata端口。3.根据权利要求2所述的一种I2C到AXI_master的转换系统，其特征在于：所述I2C_slave总线模块与AXI_master总线模块之间的通信rxdata端口是8bit；axlen端口是4bit；axburst_axprot_axisize端口是8bit；strb_axid端口是8bit；rxvld端口是1bi...

【专利技术属性】
技术研发人员：张金鹏，林康，陈振娇，鲁汉洋，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：新型
国别省市：