基于忆阻器和CMOS晶体管的全加电路、高进位电路及加法器制造技术

本发明专利技术公开的基于忆阻器和CMOS晶体管的加法器，包括：m个全加电路，以及m个高进位电路；其中，第i个全加电路的非门1、非门2及非门3的输出端分别连接第i个高进位电路的两输入或非门1及两输入或非门2、两输入或非门1及两输入或非门3、两输入或非门2及两输入或非门3，第i个高进位电路的输出端CO

【技术实现步骤摘要】
基于忆阻器和CMOS晶体管的全加电路、高进位电路及加法器


[0001]本专利技术属于加法器
，更具体地，本专利技术涉及一种基于忆阻器和CMOS晶体管的全加电路、高进位电路及加法器。

技术介绍

[0002]加法器是现代微处理器中的核心部件，是实现乘法、减法和比较器等电路的基础，因此提高加法器的性能十分重要。计算速度是加法器最重要的性能指标，超前进位加法器是在全加器的基础上改进的，超前进位各位都是并行的，低位的进位可以在运算的开始就传输到高位中进行加法运算，这样可以减小由于进位逐级传递所消耗的时间，使得运算速度大大提高。
[0003]传统的集成电路中的加法器电路都是由CMOS晶体管构成的，虽然电路简单可靠，但是存在芯片面积大，且功耗高的问题。

技术实现思路

[0004]本专利技术提供一种基于忆阻器和CMOS晶体管的加法器，旨在改善上述问题。
[0005]本专利技术是这样实现的，一种基于忆阻器和CMOS晶体管的全加电路，所述全加电路包括：
[0006]非门1至非门3，非门由一个CMOS晶体管与一个忆阻器组成，忆阻器的负极与CMOS晶体管的漏极连接；
[0007]三输入与非门1至三输入与非门4，三输入与非门由两个CMOS晶体管与一个忆阻器组成，忆阻器的负极与两个CMOS晶体管的漏极连接，忆阻器的正极与输入端Ⅰ连接，CMOS晶体管的栅极与输入端Ⅱ连接；
[0008]一个四输入或非门，由四个忆阻器与一个非门组成，四个忆阻器的负极与非门的输入端连接；
[0009]其中，非门1的输出端与三输入与非门1的输入端Ⅰ、三输入与非门4的输入端Ⅱ连接，非门1的输入端与三输入与非门2的输入端Ⅰ、三输入与非门3的输入端Ⅱ连接；非门2的输入端与三输入与非门1、三输入与非门2的输入端Ⅱ连接，非门2的输入端与三输入与非门3、三输入与非门4的输入端Ⅰ连接；非门3的输出端与三输入与非门2、三输入与非门3的输入端Ⅱ连接，非门3的输入端与三输入与非门1、三输入与非门2的输入端Ⅱ连接；
[0010]两个加数位A
n
、B
n
从非门1和非门2的输入端输入，前一低位的进位从非门3的输入端输入。
[0011]本专利技术是这样实现的，一种基于忆阻器和CMOS晶体管的高进位电路，所述高进位电路包括：
[0012]两输入或非门1至两输入或非门3，两输入或非门由两个忆阻器和一个非门组成，两个忆阻器的负极与非门的输入端连接，两个忆阻器的正极分别第一输入端和第二输入端；
[0013]三输入或门，三个并联忆阻器的负极连接输出端，三个忆阻器的正极分别连接三个输入端；
[0014]三个两输入或非门的输出端分别与三输入或门的三个输入端连接，两输入或非门1的两个输入端分别与上一低位全加电路的非门1、非门2输出端连接，两输入或非门2的两个输入端分别与上一低位全加电路的非门1、非门3输出端连接，两输入或非门3的两个输入端分别与上一低位全加电路的非门2、非门3输出端连接，三输入或门输出当前位的进位。
[0015]本专利技术是这样实现的，一种基于忆阻器和CMOS晶体管的加法器，所述加法器用于计算两个m位二进制数A0A1....A
m
、B0B1....B
m
的相加，所述加法器包括：
[0016]m个如权利要求1所述的全加电路，用于计算每位两个进制数加法，以及m个如权利要求2所述的高进位电路，用于计算每位进位；
[0017]其中，第i个全加电路的非门1、非门2及非门3的输出端分别连接第i个高进位电路的两输入或非门1及两输入或非门2、两输入或非门1及两输入或非门3、两输入或非门2及两输入或非门3，第i个高进位电路的输出端CO
i
与第i+1个全加器的非门3输入端连接，第i个全加器的非门3输入端连接第i
‑
1个高进位电路的输出端CO
i
‑1；
[0018]将第i位的两个二进制数A
i
、B
i
从第i个全加电路的非门1、非门2的输入端输入，第1个全加电路的非门3输入端输入0。
[0019]本专利技术利用忆阻器和CMOS晶体管构成的加法器，相比单纯CMOS晶体管加法器，减小了CMOS晶体管数量和芯片面积，提高了稳定性，提高了加法器运算速度，降低了功耗和集成电路面积。
附图说明
[0020]图1为本专利技术实施例提供的基于忆阻器和CMOS晶体管的逻辑门电路，(a)是或门，(b)是与门，1(c)是多输入或非门，1(d)是多输入与门；
[0021]图2为本专利技术实施例提供的1位全加电路示意图及其简图；
[0022]图3为本专利技术实施例提供的高进位电路示意图及其简图；
[0023]图4为本专利技术实施例提供的基于1位全加电路及高进位电路的四位加法器电路图；
[0024]图5为本专利技术施例提供的的4位进位加法电路的LTspice仿真结果图。
具体实施方式
[0025]下面对照附图，通过对实施例的描述，对本专利技术的具体实施方式作进一步详细的说明，以帮助本领域的技术人员对本专利技术的专利技术构思、技术方案有更完整、准确和深入的理解。
[0026]本实施例中忆阻器采用的是HP公司的忆阻器，是由纳米级的二氧化钛和两个用铂组成的电极构成，其中对二氧化钛进行掺杂使其形成氧空位，这样掺杂区由于缺少了氧离子所以会呈现出正极性。对忆阻器模型外加负向电压，通过铂电极非掺杂区接入负电压，二氧化钛部分向负电极移动压缩掺杂区，整个忆阻器模型的电阻增大，此时的状态为高电阻状态R
OFF
；对忆阻器外加正电压，造成带有正电荷的掺杂区向右移动压缩二氧化钛区域，此时呈现低阻态R
ON
，根据忆阻器的二值特性，可以在实际电路之中通过施加不同方向的电压实现忆阻器高和低阻态之间的切换，结合CMOS晶体管电路，可以构成忆阻器
‑
CMOS晶体管混
合逻辑门电路，例如：与门、或门、非门和N输入或非门等。
[0027]图1中基于忆阻器和CMOS晶体管的逻辑门电路，图1(a)是或门，图1(b)是与门，图1(c)是多输入或非门，图1(d)是多输入与门，实现的功能是ABC。
[0028]图1(c)的多输入或非门，多路输入信号经过忆阻器实现或的功能，再通过一个非门实现或非的功能，此实非门中的忆阻器输入端接电压V
cc
，输出端与NMOS晶体管的漏极连接，NMOS晶体管的栅极与输入信号A1A2...A
n
相连，源极接地，由于忆阻器的正极与高电平V
cc
相连，所以忆阻器处于低阻态R
ON
。当输入信号V
in
为高电平时，NMOS晶体管导通电阻R
T
为低电阻R
ON
＞＞R
T
，输出信号V
out
为低电平；当输入信号为低电平时，NMOS晶体管关闭电阻R
T<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于忆阻器和CMOS晶体管的全加电路，用于两个一位二进制数A
n
、B
n
的相加，其特征在于，所述全加电路包括：非门1至非门3，非门由一个CMOS晶体管与一个忆阻器组成，忆阻器的负极与CMOS晶体管的漏极连接；三输入与非门1至三输入与非门4，三输入与非门由两个CMOS晶体管与一个忆阻器组成，忆阻器的负极与两个CMOS晶体管的漏极连接，忆阻器的正极与输入端Ⅰ连接，CMOS晶体管的栅极与输入端Ⅱ连接；一个四输入或非门，由四个忆阻器与一个非门组成，四个忆阻器的负极与非门的输入端连接；其中，非门1的输出端与三输入与非门1的输入端Ⅰ、三输入与非门4的输入端Ⅱ连接，非门1的输入端与三输入与非门2的输入端Ⅰ、三输入与非门3的输入端Ⅱ连接；非门2的输入端与三输入与非门1、三输入与非门2的输入端Ⅱ连接，非门2的输入端与三输入与非门3、三输入与非门4的输入端Ⅰ连接；非门3的输出端与三输入与非门2、三输入与非门3的输入端Ⅱ连接，非门3的输入端与三输入与非门1、三输入与非门2的输入端Ⅱ连接；二进制数A
n
、B
n
从非门1和非门2的输入端输入，前一低位的进位从非门3的输入端输入。2.一种基于忆阻器和CMOS晶体管的高进位电路，用于两个一位二进制数A
n
、B
n
的进位计算，其特征在于，所述高进位电路包括：两输入或非门1至两输入或非门3，两输入或非门由两个忆阻器和一个非门组成，两个忆阻器的负极与非门...

【专利技术属性】
技术研发人员：韩名君，代广珍，赵振宇，宋兴文，吴道华，倪天明，
申请(专利权)人：安徽工程大学，
类型：发明
国别省市：