一用来使形成于集成电路芯片上的时钟器件（也即触发器）运行的主时钟信号包括第一和第二时钟路径。第一时钟路径是一条具有横向延伸支路的线性总线。时钟总线通过缓冲器电路，在具有主时钟的线路两端受到驱动，而内部器件与支路耦合，接收此时钟信号。第二路径包含形成在靠近集成电路芯片周边的闭合环路。时钟缓冲器电路接收此主时钟信号，并把此主时钟信号施加到闭环路径的两个点上。闭环路径用来将主时钟仅仅传送到输入／输出器件，也即那些从外部源接收数据和／或信息信号的器件，或者将这些信号传送到集成电路外部某一目的地的那些器件。（*该技术在2014年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术总的来说涉及数字装置，尤其涉及一种在集成电路芯片上分配主时钟信号使时钟歪斜减至最小的技术。现代微电子工业在制造半导体集成电路技术的先进性方面令人惊叹，已能在单个集成电路芯片上获得极高的集成度。然而，尽管当今能够获得很大规模的集成度，但集成电路芯片的制造是基于这样的知识，即，这些芯片还将被组合成为一个更大的设计结构。例如，计算机系统通常是用安装在电路板上的、相互之间用内部连线连接起来的超大规模集成(简称VLSI)电路芯片来形成的。通常这一类系统由于包括钟控器件(如触发器或其他双稳态元件)而多半是同步的，钟控器件的状态将响应于时钟信号的边沿而发生变化。对这样一类同步系统，通常要求各个(集成电路)器件或模块同步地提供信息信号(如，数据、控制信号等)，或者同步地接收这种信息控制信号，也即这些信号相对于时钟信号的边沿以稳态条件存在或出现过。有时这并不会是一件容易的事，特别是在高频运行(例如在兆赫范围内)情况下由于施加于器件或芯片时钟信号的跃变和例如因该时钟跃变而引起的输出信号状态变化之间有的歪斜(即差异)而更是如此。例如，大量的(器件)内部时钟负载(触发器)会由于各个时钟负载的延迟差而引起相应大的芯片上歪斜和芯片间歪斜。(芯片间歪斜主要起因于半导体工艺过程的差异以及不同芯片上的时钟负载数，假定系统水平上的温度和电源变化可以略去不计。)为了在单个芯片之间确保数据信号的恰当交换，必须控制芯片上歪斜和芯片间歪斜。一种解决方案是在每一集成电路芯片上形成一锁相回路(简称PLL)。可将PLL构造成用来接收时钟信号而运行，由此产生若干同步(相位关联的)时钟信号，并保持这些PLL产生的时钟信号和芯片所接收时钟之间严格的相位关系。其他技术方案要求一个芯片的PLL去接收使此PLL运行的其他诸芯片的时钟信号，从而使此PLL使用的时钟和其他诸芯片使用的时钟之间保持一恰当的相位关系。视所实施的具体方案而定，使用PLL器件并不是没有问题的。使用PLL往往要求在芯片上再加进一些额外的管脚，以及引入其他一些额外的分立元件(如电阻和环路滤波器用电容)。同时，设计中还会需要专用(无噪声)的模拟电源和接地。另一种方法是通过一种中间时钟状态将数据从一种时钟状态传递到另一种时钟状态。这在实施中间时钟状态时同样需要另外加电路。本专利技术涉及一种在集成电路芯片上分配时钟信号的技术，其方法是限制在此芯片上时钟信号将要经受的最大歪斜，同时也限制多芯片系统中的最大芯片对芯片(即芯片间)歪斜。概括说来，本专利技术包含在芯片上形成二组分立的时钟驱动器电路，用来接收芯片输入端处的时钟信号，以及将该时钟信号传送到两条分立的时钟路径一线性路径和一闭环路径。两条路经都在两个点接收此时钟信号线性路径在其两个端点处接收此时钟信号;闭环路径在路径的大体上正对着的相反两点处接收此时钟信号。在本专利技术的优先实施例中，传送来自芯片的数据或者接收传送到诸芯片的数据的诸输入/输出(I/O)钟控器件(如触发器)全部位于闭环路径的近旁，且其各时钟输入端与闭环路径耦合在一起，接收由后者所传送的时钟信号。所有其他诸钟控器件(“内部器件”)由横向延伸(从线性路径)支路，将其时钟输入耦合到线性路径。另外，闭环路径被构造用来向时钟信号提供一特别的预定负载。所以，如果本专利技术所使用的特定集成电路芯片没有足够的时钟I/O器件来阻成此预定负载，则使用假负载。本专利技术有许多优点。例如，集成电路芯片无需像采用某些PLL技术那样引入额外管脚，就能将芯片上歪斜和芯片间歪斜减至最小。同样，无需额外的分立元件(电阻、电容)或额外器件，也不必要任何额外的电源和接地。这些及其他优点对那些熟悉本领域的技术人员来说，在结合附图阅读了下述本专利技术详细说明后将变得明显起来。附图说明图1是一电路板或其类似物的图解描述，此电路板或类似物带有多个接收来自信号源的主时钟信号的集成电路芯片;图2是按照本专利技术原理形成的集成电路芯片上时钟分配的图解说明;图3是按照本专利技术原理，描述把数据从一输入/输出器件送到一内部器件而将必需延时的时序信号。今参见附图。图1中有一通常用作说明的电路板，以标号10表示。电路板10可以包含整个数字系统，或者是一个更大的数字系统的一部分。此处为简便起见，电路板10中画出了以12a，12b，……12i，…，12n表示的多个集成电路芯片12。这些芯片的某些可能是专门形成的，也即它们是专用集成电路(ASICs)，而其他一些可能是现成器件，诸如微处理器、同步随机存取存储器等等。图1中未画出可能连接芯片12中某些集成电路芯片以便彼此间传送数据的数据线。电路板10还带有一时钟发生器14，其产生的主时钟信号(简称为M-CLK)通过一时钟总线16传递到每一集成电路芯片12供同步运行。(尽管图1中未画出，实际上从时钟发生器14到芯片12中的每一块芯片都单独形成路径16，且不管芯片12相对于时钟发生器14的位置如何，这些路径均具有相等的路径长度。)集成电路芯片12，或者至少其中一些芯片将包括诸如触发器一类受时钟脉冲边触发的钟控器件，后者当时钟输入出现由低状态向高状态，或由高状态向低状态跃变时，将接收并保持施加于数据输入端的状态信息。那些的确包含钟控器件的集成电路芯片12将同步地接收来自时钟发生器14的M-CLK信号，进行各种运行。这些运行的结果(即数据或控制信号)可以由特定的集成电路芯片12传送到一个或其他更多个集成电路芯片。所以，特定集成电路芯片的输出信号将相对于所施加的M-CLK信号改变其状态，但具有一相位差(即歪斜)。本专利技术就是要将这种歪斜减至最小。今参见图2，其中结合本专利技术对集成电路芯片12之一(即集成电路芯片12a)作了说明。如图2所示，集成电路芯片12a的周边22上形成有一输入压脚20，用来接收时钟总线16上传送来的M-CLK信号。将输入压脚20耦合以传送M-CLK信号至一对前置驱动器电路26(26a、26b)。转而将前置驱动器电路26的每一个分别与两组驱动器电路28a、30a和28b、30b相耦合。驱动器电路28包含一对并联连接的驱动器，用以驱动大体形成于集成电路芯片12a中心的线性路径36的相反两端33。此驱动器电路30在闭环路径34的两个完全相反的点(即C点)处与闭环路径34相连。如图2所示，闭环路径34最好在靠近集成电路芯片12a的周边处形成。同时，驱动器电路30最好如此与闭环路径34上的点相连，使得无论沿环路的那个方向走，从驱动器30的一个连接点到另一个连接点的实际距离大体上相等。I/O器件(为了清楚起见，这里只画出了几个I/O器件，并以触发器40和42来表示)最好靠近闭环路径34。触发器40代表输入器件，被连接用来通过接收器缓冲器41，接收施加于输入(或输入/输出)端44的数据。同样，用42表示的I/O时钟器件的数据输出(Q)端通过一缓冲器/驱动器电路43与输出(或输入/输出)压脚46相耦合。时钟输入端(图中画成向右的三角形)由支路35被连接到闭环路径34。内部器件(即那些不是I/O器件的钟控器件)，诸如器件40，42，并不直接把信息接收自或传送到集成电路12的外部诸如点，则以触发器46，48，50和52为代表。内部器件的时钟输入端由横向延伸支路37与线性路径36相耦合。本专利技术被设计用来处理25兆赫的时本文档来自技高网...
【技术保护点】
一种分配主时钟信号的系统，所述主时钟信号施加在一集成电路芯片上所形成的多个钟控器件，所述多个钟控器件包括钟控输入／输出器件和内部钟控器件，前者用来暂时存储在集成电路芯片及其外部元件之间传送的数据，其特征在于，所述系统包含：在集成电路芯片 上形成的，用来接收主时钟信号的输入装置；在集成电路芯片周边附近形成的用来传送第一时钟信号的第一路径，所述第一路径被配置成闭环结构；在大体上位于集成电路芯片中间位置上形成的第二路径，所述第二路径包括一总线路径以及从所述总线路径延伸出来 的若干分支路径；将所述输入装置与所述第一路径内部耦合的第一时钟缓冲器装置，用来将所述主时钟信号传送到所述第一路径，作为第一时钟信号；将所述输入装置与所述第二路径内部耦合的第二时钟缓冲器装置，用来将所述主时钟信号传送到所述第二路径，作 为第二时钟信号；将所述第一时钟信号与所述时钟控制输入输出器件相耦合的第一装置；以及将选择的若干支路路径中的一条路径与相应的内部时钟控制装置中的一个装置相耦合的第二装置。
【技术特征摘要】
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【专利技术属性】
技术研发人员：琳达Y严，关金英，
申请(专利权)人：协力计算机股份有限公司，
类型：发明
国别省市：US[美国]
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