一种基于多FPGA的系统静态时序分析方法技术方案

本发明专利技术公开了一种基于多FPGA的系统静态时序分析方法包括，读入网表文件，根据节点的属性对所述网表文件进行分类，并生成电路的连接关系图；从时钟输入端沿着时钟路径开始搜索分频器；根据起始点类型对整体电路进行遍历搜索路径，对已搜到的路径类型进行判断并计算其时延；生成建立时间违例路径、保持时间违例路径以及端口间组合逻辑路径的时序报告。能够对FPGA内部时序路径建立时间和保持时间是否满足时序要求进行分析，能够对分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求进行分析，能够满足对超大规模集成电路的多FPGA芯片进行静态时序分析的要求。行静态时序分析的要求。行静态时序分析的要求。

【技术实现步骤摘要】
一种基于多FPGA的系统静态时序分析方法


[0001]本专利技术涉及微电路分析
，尤其涉及一种基于多FPGA的系统静态时序分析方法。

技术介绍

[0002]静态时序分析简称STA(Static Timing Analysis)，它是一种穷尽的分析方法，依照同步电路设计的要求以及电路网表的拓扑结构，计算并检查电路中每个触发器的建立时间和保持时间以及其它基于路径的时延要求是否满足。静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会依据特定的时序模型进行分析，给出正确的时序报告。
[0003]随着芯片尺寸的减小、集成度密集化的增强、电路设计复杂度的增加、电路性能要求的提高等，对芯片内的时序分析提出了更高的要求。在典型的超大规模数字集成电路仿真验证中多FPGA芯片配合工作，要得到系统时序性能，需要从系统的角度建立时序分析模型。不仅需要分析FPGA内部时序路径建立时间和保持时间是否满足时序要求，还需要分析分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求，现有的对超大规模集成电路的多FPGA芯片进行静态时序分析方法难以满足要求。

技术实现思路

[0004]本部分的目的在于概述本专利技术的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和专利技术名称中可能会做些简化或省略以避免使本部分、说明书摘要和专利技术名称的目的模糊，而这种简化或省略不能用于限制本专利技术的范围。
[0005]鉴于上述现有存在的问题，提出了本专利技术。
[0006]因此，本专利技术解决的技术问题是：在典型的超大规模数字集成电路仿真验证中多FPGA芯片配合工作，要得到系统时序性能，需要从系统的角度建立时序分析模型。不仅需要分析FPGA内部时序路径建立时间和保持时间是否满足时序要求，还需要分析分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求，对超大规模集成电路的多FPGA芯片进行静态时序分析的过程复杂且费时费力。
[0007]为解决上述技术问题，本专利技术提供如下技术方案：一种基于多FPGA的系统静态时序分析方法包括，读入网表文件，根据节点的属性对所述网表文件进行分类，并生成电路的连接关系图；从时钟输入端沿着时钟路径开始搜索分频器；根据起始点类型对整体电路进行遍历搜索路径，对已搜到的路径类型进行判断并计算其时延；建立时间违例路径、保持时间违例路径以及端口间组合逻辑路径的时序报告。
[0008]作为本专利技术所述的基于多FPGA的系统静态时序分析方法的一种优选方案，其中：所述节点的分类的依据包括输入文件中提供的节点的属性、命名规则和连接关系。
[0009]作为本专利技术所述的基于多FPGA的系统静态时序分析方法的一种优选方案，其中：所述输入文件包括节点定义文件、节点分组文件、连接定义文件、时钟定义文件、时分复用
定义文件，输入网表文件信时对节点定义文件、节点分组文件、连接定义文件、时钟定义文件、时分复用定义文件进行读取，存储在程序中。
[0010]作为本专利技术所述的基于多FPGA的系统静态时序分析方法的一种优选方案，其中：对所述分频器进行标记后进行时钟路径搜索。
[0011]作为本专利技术所述的基于多FPGA的系统静态时序分析方法的一种优选方案，其中：根据节点名称将节点分为gx和gpx(其中x＝0，1，2
…
)；根据节点定义文件中结点是否有clk属性以及是否为输入输出端将gpx(其中x＝0，1，2
…
)结点分为输入时钟和gpin或者gpout；根据节点定义文件中结点是否有ff属性将gx(其中x＝0，1，2
…
)分为组合逻辑结点和具有ff属性结点，其中具有ff属性结点根据其无clk属性和是否只作为源点将其分为组合逻辑或者vcc和gnd，具有ff属性的结点且有clk属性的结点为寄存器结点；组合逻辑结点前后所连的结点若均有clk属性且两者的clk值不同，则该组合逻辑结点为分频器。
[0012]作为本专利技术所述的基于多FPGA的系统静态时序分析方法的一种优选方案，其中：所述时钟路径类型包括从输入端到触发器、从触发器到触发器、从触发器到输出端和从输入端到输出端。
[0013]作为本专利技术所述的基于多FPGA的系统静态时序分析方法的一种优选方案，其中：在计算时钟路径时延时的步骤：先判断所述时钟路径的起始节点，所述起始节点包括数据输入端和寄存器；然后进行遍历搜索路径；每搜到一条路径就对其路径类型进行判断及计算。
[0014]作为本专利技术所述的基于多FPGA的系统静态时序分析方法的一种优选方案，其中：所述的时序报告包括建立时间违例时延累加和、保持时间违例时延累加和、top20的建立时间违例路径、top20的保持时间违例路径、top20端口间组合逻辑关键路径。
[0015]本专利技术的有益效果：能够对FPGA内部时序路径建立时间和保持时间是否满足时序要求进行分析，能够对分割后两块FPGA之间通过互连线的方式引入延时信息后的时序路径是否满足建立时间和保持时间要求进行分析，能够满足对超大规模集成电路的多FPGA芯片进行静态时序分析的要求。
附图说明
[0016]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
[0017]图1为本专利技术一个实施例提供的一种基于多FPGA的系统静态时序分析方法的基本流程示意图；
[0018]图2为本专利技术一个实施例提供的一种基于多FPGA的系统静态时序分析方法的流程示意图；
[0019]图3为本专利技术一个实施例提供的一种基于多FPGA的系统静态时序分析方法的节点分类流程示意图；
[0020]图4为本专利技术一个实施例提供的一种基于多FPGA的系统静态时序分析方法的电路节点连接关系示意图；
[0021]图5为本专利技术一个实施例提供的一种基于多FPGA的系统静态时序分析方法的setup违例时序报告(部分截图)，其中setup slack为建立时间违例时延和、hold slack为保持时间违例时延和、Combinal Port Delay为端口间组合逻辑时延和；
[0022]图6为本专利技术一个实施例提供的一种基于多FPGA的系统静态时序分析方法的hold违例时序报告(部分截图)；
[0023]图7为本专利技术一个实施例提供的一种基于多FPGA的系统静态时序分析方法的端口间组合逻辑时延的时序报告(部分截图)；
[0024]图8为本专利技术一个实施例提供的一种基于多FPGA的系统静态时序分析方法的输入文件。
具体实施方式
[0025]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本专利技术的具体实施方式做详细的说明，显然所描述的实施例是本专利技术的一部分实施例，而不是全部实施本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于多FPGA的系统静态时序分析方法，其特征在于，包括：读入网表文件，根据节点的属性对所述网表文件进行分类，并生成电路的连接关系图；从时钟输入端沿着时钟路径开始搜索分频器；根据起始点类型对整体电路进行遍历搜索路径，对已搜到的路径类型进行判断并计算其时延；建立时间违例路径、保持时间违例路径以及端口间组合逻辑路径的时序报告。2.如权利要求1所述的基于多FPGA的系统静态时序分析方法，其特征在于：所述节点的分类的依据包括输入文件中提供的节点的属性、命名规则和连接关系。3.如权利要求2所述的基于多FPGA的系统静态时序分析方法，其特征在于：所述输入文件包括节点定义文件、节点分组文件、连接定义文件、时钟定义文件、时分复用定义文件，时序分析时对节点定义文件、节点分组文件、连接定义文件、时钟定义文件、时分复用定义文件进行读取，存储在程序中。4.如权利要求3所述的基于多FPGA的系统静态时序分析方法，其特征在于：对所述分频器进行标记后进行搜索时钟路径。5.如权利要求4所述的基于多FPGA的系统静态时序分析方法，其特征在于：根据节点名称将节点分为gx和gpx(其中x＝0，1，2
…
)；根据节点定义文件中结点是否有clk属性以及是否为输入输出端将gpx(其中...

【专利技术属性】
技术研发人员：郭静静，赵东敏，张少辉，张姚鑫，黄海平，蔡志匡，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：