低泄漏感测电路、含低泄漏感测电路的存储器电路及方法技术

本发明专利技术涉及低泄漏感测电路、含低泄漏感测电路的存储器电路及方法。用于存储器电路的感测电路包括感测放大器，在读取操作期间检测互补位线上电压电平的差异。与具导致显着泄漏的内置报尾装置的感测放大器不同，感测电路包含用于所有感测放大器的公共报尾装置。为确保报尾装置具足够驱动强度使各感测放大器能进行电压差分检测，感测电路还包括感测信号生成和升压电路(SSG&B电路)，生成感测模式控制信号(SEN)控制报尾装置的导通/关断状态并进一步升压SEN，在适当时，增加驱动电流。使用公共报尾装置和SSG&B电路而在预充电操作模式期间减少自感测电路的泄漏，不牺牲读取操作模式期间的性能。本文还公开相关的方法实施例。本文还公开相关的方法实施例。本文还公开相关的方法实施例。

【技术实现步骤摘要】
低泄漏感测电路、含低泄漏感测电路的存储器电路及方法


[0001]本专利技术涉及感测电路，更具体地，涉及低泄漏感测电路和包含低泄漏感测电路的存储器电路的各实施例。

技术介绍

[0002]存储器电路，例如静态随机存取存储器(static random access memory；SRAM)电路，通常使用双端感测进行读取操作。例如，存储器电路可以包括按列(column)和行(row)排列的存储器单元的阵列和感测电路。每列中的存储器单元(memory cell)可以连接到一对互补位线(本文称为真位线(bitline true；BLT)和补码位线(bitline complement；BLC))。感测电路可以包括用于各列的离散的感测放大器，其中，各感测放大器在读取操作期间连接到BLT和BLC并接收来自BLT和BLC的输入。具体地，在读取操作之前，对一列存储器单元的BLT和BLC进行预充电。当在读取操作期间存取列中的选定存储器单元时，BLT或BLC上的电压电平将下降，并且感测放大器将检测BLT和BLC上的电压电平的差异(即，将感测电压差)，从而指示存储器单元中存储的数据值。虽然目前最先进的感测放大器提供了一个解决方案来感测位线之间的电压差，但它们很容易泄漏。结果，当存储器电路的感测电路包括相对大量的感测放大器时，感测电路对总存储器电路泄漏的泄漏贡献将是显着的(例如，高达30％或更多)。

技术实现思路

[0003]本文公开了一种结构的实施例，该结构包括用于存储器电路(例如，静态随机存取存储器(SRAM)电路)的低泄漏感测电路。
[0004]在一些实施例中，感测电路可以包括多个感测放大器，各感测放大器都没有传统的内置报尾(built
‑
in footer)装置。感测电路还可以包括公共报尾(common footer)装置及感测信号生成和升压(sense signal generation and boost；SSG&B)电路。具体地，公共报尾装置可以包括：源极区域，其例如连接到接地轨或负电压供电轨；漏极区域，其分别连接到各感测放大器并且特别地连接到感测放大器中的下拉节点；以及栅极。SSG&B电路还具有输出节点，其连接到报尾装置的栅极。此外，SSG&B电路可在输出节点上生成感测模式控制信号，可将感测模式控制信号施加于公共报尾装置的栅极以控制公共报尾装置的导通(on)和关断(off)状态，一旦公共报尾装置已切换至导通状态，则可提升感测模式控制信号以增加驱动电流。通过将公共报尾装置与SSG&B电路(而不是感测放大器中的泄漏内置报尾装置)结合使用，在预充电操作模式期间从感测电路的泄漏显着减少，而不牺牲读取操作模式期间的性能。
[0005]在一些实施例中，感测电路可以如上所述配置，但是还可以包括公共报头(common header)装置以进一步减少泄漏。也就是说，感测电路可以包括多个感测放大器。感测电路还可以包括公共报尾装置、公共报头装置及感测信号生成和升压(SSG&B)电路。具体地，公共报尾装置可以包括：第一源极区域，其例如连接到接地轨或负电压供电轨；第一漏极区
域，其分别连接到各感测放大器并且特别地连接到感测放大器中的下拉节点；以及第一栅极。公共报头装置可以包括：第二源极区域，其连接到正电压供电轨；第二漏极区域，其连接到各感测放大器，使得感测放大器在公共报尾装置和公共报头装置之间并联连接；以及第二栅极。SSG&B电路还可具有输出节点，其连接到报尾装置的第一栅极。此外，SSG&B电路可在输出节点上生成感测模式控制信号，可将感测模式控制信号施加于公共报尾装置的第一栅极以控制公共报尾装置的导通和关断状态，一旦公共报尾装置已切换至导通状态，则可提升感测模式控制信号以增加驱动电流。如上所述，通过将公共报尾装置与SSG&B电路(而不是感测放大器中的泄漏内置报尾装置)结合使用，在预充电操作模式期间从感测电路的泄漏显着减少，而不牺牲读取操作模式期间的性能。另外，通过使用公共报头装置，可以选择性地关断供应给感测放大器的正电压(例如，响应于睡眠模式期间的睡眠模式控制信号)，以便进一步减少来自感测电路的泄漏。
[0006]本文还公开了用于操作上述结构的方法实施例。该方法可包括提供结构(例如，上述低泄漏感测电路或包含上述低泄漏感测电路的存储器电路)。感测电路可包括：感测放大器；公共报尾装置，其包括：源极区域；连接到各感测放大器的漏极区域；及栅极；以及具有连接到公共报尾装置的栅极的输出节点的感测信号生成和升压(SSG&B)电路。该方法还可以包括通过SSG&B电路生成感测模式控制信号。该方法还可以包括通过SSG&B电路，将感测模式控制信号施加于公共报尾装置的栅极以控制公共报尾装置的导通和关断状态。该方法还可以包括在公共报尾装置导通时，通过SSG&B电路升压感测模式控制信号以增加驱动电流。可选地，所提供的感测电路还可以包括报头装置。报头装置可包括：第二源极区域，其连接到正电压供电轨；第二漏极区域，其连接到各感测放大器，使得感测放大器在报尾装置和报头装置之间并联连接；以及第二栅极。在这种情况下，该方法还可以包括向第二栅极施加睡眠模式控制信号，以控制报头装置的导通和关断状态。如上所述，通过将公共报尾装置与SSG&B电路(而不是感测放大器中的泄漏内置报尾装置)结合使用，在预充电操作模式期间从感测电路的泄漏显着减少，而不牺牲读取操作模式期间的性能。另外，通过使用公共报头装置，可以选择性地关断供应给感测放大器的正电压(例如，响应于睡眠模式期间的睡眠模式控制信号)，以便进一步减少来自感测电路的泄漏。
附图说明
[0007]本专利技术将更好地从以下附图详细说明中理解，附图不一定被绘制成比例，其中：
[0008]图1示出了存储器电路的示意图，例如，静态随机存取存储器(SRAM)电路；
[0009]图2示出了可并入图1的存储器电路的感测电路中的感测放大器的示意图；
[0010]图3为轻睡眠模式操作配置的存储器电路(例如，SRAM电路)的示意图，以限制感测电路的泄漏贡献；
[0011]图4为一个感测放大器的示意图，感测放大器配置一个具有堆叠的NFET的内置报尾装置，以减少感测电路的泄漏贡献；
[0012]图5A和图5B分别示出了存储器电路的公开实施例的示意图，并且进一步示出了可并入存储器电路实施例中的低泄漏感测电路的公开实施例；
[0013]图6示出了可并入所公开的存储器电路实施例的存储器阵列中的示例性六晶体管(6T)SRAM单元的示意图；
[0014]图7示出了一个感测放大器的公开实施例，感测放大器没有内置报尾装置，并且可以并入公开的感测电路实施例中；
[0015]图8A和图8B分别示出了不同的公共报尾装置的示意图，这些公共报尾装置可以并入所公开的感测电路实施例的感测电路控制块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，包括：感测放大器；报尾装置，包括：源极区域、连接到该感测放大器的每一个的漏极区域、及栅极；以及感测信号生成和升压电路，具有连接到该报尾装置的栅极的输出节点。2.根据权利要求1所述的结构，其中，该感测信号生成和升压电路在该输出节点上生成感测模式控制信号以控制该报尾装置的导通和关断状态，并且在该报尾装置处于导通状态时，进一步升压该感测模式控制信号以增加该报尾装置的驱动电流。3.根据权利要求2所述的结构，其中，该感测信号生成和升压电路包括：输入节点，接收感测模式触发信号；包括四个串联的反相器延迟元件的延迟电路，包括：第一反相器，接收该感测模式触发信号并输出第一延迟信号；第二反相器，接收该第一延迟信号并输出第二延迟信号；第三反相器，接收该第二延迟信号并输出第三延迟信号；及第四反相器，接收该第三延迟信号并输出第四延迟信号；电容器，其中，该延迟电路和该电容器串联连接在该输入节点和该输出节点间；与非(NAND)门，接收该感测模式触发信号和该第三延迟信号，并输出感测上拉信号；以及p型晶体管和n型晶体管，在正电压供电轨和接地轨间串联连接，其中，该感测上拉信号被施加到该p型晶体管的栅极，其中，该第一延迟信号被该第一反相器施加到该n型晶体管的栅极，且其中，该输出节点位于该p型晶体管和该n型晶体管间的连接点，并将该感测模式控制信号输出到该报尾装置的该栅极。4.根据权利要求3所述的结构，其中，当该感测模式触发信号处于第一电压电平且该第一延迟信号处于大于该第一电压电平的第二电压电平时，导通该n型晶体管，使得该输出节点上的该感测模式控制信号被下拉到该第一电压电平且关断该报尾装置。5.根据权利要求4所述的结构，其中，当该感测模式触发信号从该第一电压电平切换到该第二电压电平时，该第一延迟信号从该第二电压电平切换到该第一电压电平且关断该n型晶体管。6.根据权利要求5所述的结构，其中，当该感测模式触发信号从该第一电压电平切换到该第二电压电平时，将该第三延迟信号从该第二电压电平到该第一电压电平的切换延迟一段时间，使得该与非门的两个输入都处于该第二电压电平，使得该感测上拉信号切换到该第一电压电平，导通该p型晶体管，且该输出节点上的该感测模式控制信号被上拉至该第二电压电平。7.根据权利要求6所述的结构，其中，当该第三延迟信号从该第二电压电平切换到该第一电压电平时，该感测上拉信号切换回该第二电压电平，且该第四延迟信号从该第一电压电平切换到该第二电压电平，以及其中，当该第四延迟信号切换到该第二电压电平时，该电容器被充电且该感测模式控制信号被提升到大于该第二电压电平的第三电压电平。8.根据权利要求1所述的结构，还包括：存储器阵列，包括按列和行排列的存储器单元；
用于该列的位线对，其中，一列存储器单元中的所有存储器单元连接到用于该列的位线对的位线，且其中，用于该列的位线对的位线连接到用于该列的感测放大器；以及锁存器，分别连接到该感测放大器。9.一种结构，包括：感测放大器；报尾装置，包括：连接到接地轨的第一源极区域；连接到该感测放大器的每一个的第一漏极区域；及第一栅极；报头装置，包括：连接到正电压供电轨的第二源极区域；连接到该感测放大器的每一个的第二漏极区域，使得该感测放大器在该报尾装置和该报头装置间并联连接；及第二栅极；以及感测信号生成和升压电路，具有连接到该报尾装置的该第一栅极的输出节点。10.根据权利要求9所述的结构，其中，该感测信号生成和升压电路在该输出节点上生成感测模式控制信号以控制该报尾装置的导通和关断状态，并且在该报尾装置处于导通状态时，进一步升压该感测模式控制信号以增加该报尾装置的驱动电流，以及其中，睡眠模式控制信号施加...

【专利技术属性】
技术研发人员：维韦克，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：