半导体存储器装置及其制造方法制造方法及图纸

本申请涉及半导体存储器装置及其制造方法。本文可提供一种半导体存储器装置和制造该半导体存储器装置的方法。该半导体存储器装置可包括：层叠体，其包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及多个沟道结构，其被配置为垂直地穿过层叠体。所述多个沟道结构中的每一个可包括朝着基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层。第一沟道层的电子迁移率可高于第二沟道层的电子迁移率。于第二沟道层的电子迁移率。于第二沟道层的电子迁移率。

【技术实现步骤摘要】
半导体存储器装置及其制造方法


[0001]本公开的各种实施方式涉及电子装置，更具体地，涉及一种垂直沟道结构的半导体存储器装置和制造该半导体存储器装置的方法。

技术介绍

[0002]近来，计算机环境的范式已转变为普适计算以使得计算机系统可随时随地使用。因此，诸如移动电话、数字相机和笔记本计算机的便携式电子装置的使用快速增加。通常，这些便携式电子装置使用采用半导体存储器装置的存储器系统(换言之，数据存储装置)。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
[0003]使用半导体存储器装置的数据存储装置的优点在于，由于不存在机械驱动器，所以稳定性和耐久性优异，信息存取速度高，并且功耗降低。作为具有这些优点的存储器系统提出的数据存储装置的示例可包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
[0004]半导体存储器装置主要被分类为易失性存储器装置和非易失性存储器装置。
[0005]尽管读速度和写速度相对低，但是即使当供电中断时，非易失性存储器装置也可保留存储在其中的数据。因此，当需要存储不管供电如何均应该维持的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型和NAND型。

技术实现思路

[0006]本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：层叠体，其包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及被配置为垂直地穿过层叠体的多个沟道结构。所述多个沟道结构中的每一个可包括朝着基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层。第一沟道层的电子迁移率可高于第二沟道层的电子迁移率。
[0007]本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：层叠体，其包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及被配置为垂直地穿过层叠体的多个沟道结构。所述多个沟道结构中的每一个可包括朝着基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层，第一沟道层可包围芯绝缘层，并且第二沟道层可包围第一沟道层，并且第二沟道层的电子迁移率可高于第一沟道层的电子迁移率。
[0008]本公开的实施方式可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠体；形成被配置为垂直地穿过层叠体的多个孔；以及在所述多个孔中的每一个的侧壁上依次形成阻挡绝缘
层、电荷存储层、隧道绝缘层、第一沟道层和第二沟道层。第二沟道层可以是电子迁移率高于所述第一沟道层的材料层。
[0009]本公开的实施方式可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠体；形成被配置为垂直地穿过层叠体的多个孔；以及在所述多个孔中的每一个的侧壁上依次形成阻挡绝缘层、电荷存储层、隧道绝缘层、第一沟道层和第二沟道层。第一沟道层可以是电子迁移率高于第二沟道层的材料层。
附图说明
[0010]图1是示出根据本公开的实施方式的半导体存储器装置的框图。
[0011]图2是示出图1的存储器单元阵列的电路图。
[0012]图3A和图3B是示意性地示出根据本公开的实施方式的半导体存储器装置的立体图。
[0013]图4是示出根据本公开的实施方式的半导体存储器装置的存储器单元阵列的一部分的立体图。
[0014]图5是图4的区域A的放大图。
[0015]图6A至图6F是示出根据本公开的实施方式的存储器单元阵列的制造方法的截面图。
[0016]图7是示出根据本公开的实施方式的半导体存储器装置的存储器单元阵列的一部分的立体图。
[0017]图8是图7的区域B的放大图。
[0018]图9是示出根据本公开的实施方式的存储器系统的配置的框图。
[0019]图10是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0020]本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述仅是为了描述本公开的实施方式。这些描述不应被解释为限于本说明书或申请中描述的实施方式。
[0021]现在将在下文参照附图更充分地描述本公开的各种实施方式，附图中示出本公开的优选实施方式，以使得本领域普通技术人员可容易地实现本公开的技术思想。
[0022]本公开的各种实施方式涉及一种半导体存储器装置和制造该半导体存储器装置的方法，其中在具有垂直沟道结构的半导体存储器装置中由多层结构形成沟道层，因此改进沟道迁移率。
[0023]图1是示出根据本公开的实施方式的半导体存储器装置的框图。
[0024]参照图1，半导体存储器装置10可包括外围电路PC和存储器单元阵列20。
[0025]外围电路PC可被配置为控制用于将数据存储在存储器单元阵列20中的编程操作、用于输出存储在存储器单元阵列20中的数据的读操作或者用于擦除存储在存储器单元阵列20中的数据的擦除操作。
[0026]在实施方式中，外围电路PC可包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
[0027]存储器单元阵列20可包括多个存储块。存储器单元阵列20可经由字线WL联接至行解码器33，并且可经由位线BL联接至页缓冲器组37。
[0028]控制电路35可响应于命令CMD和地址ADD而控制外围电路PC。
[0029]电压发生器31可响应于控制电路35而生成用于编程操作、读操作和擦除操作的各种操作电压，例如预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读电压。
[0030]行解码器33可响应于控制电路35而选择存储块。行解码器33可被配置为将操作电压施加到与所选存储块联接的字线WL。
[0031]页缓冲器组37可通过位线BL联接至存储器单元阵列20。响应于控制电路39，页缓冲器组37可在编程操作期间暂时存储从输入/输出电路(未示出)接收的数据。响应于控制电路35，页缓冲器组37可在读操作或验证操作期间感测位线BL的电压或电流。页缓冲器组37可响应于控制电路35而选择位线BL。
[0032]结构上，存储器单元阵列20可与外围电路PC的一部分交叠。
[0033]图2是示出图1的存储器单元阵列的电路图。
[0034]参照图2，存储器单元阵列20可包括联接在源极线SL与多条位线BL之间的多个单元串CS1和CS2。多个单元串CS1和CS2可共同联接到多条字线WL1至WLn。
[0035]单元串CS1和CS2中的每一个可包括联接至源极线SL的至少一个源极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：层叠体，该层叠体包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及多个沟道结构，所述多个沟道结构垂直地穿过所述层叠体，其中，所述多个沟道结构中的每一个包括朝着所述基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层，并且其中，所述第一沟道层的电子迁移率高于所述第二沟道层的电子迁移率。2.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道层是硅锗层，并且所述第二沟道层是多晶硅层。3.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道层包围所述芯绝缘层的表面，并且所述第二沟道层包围所述第一沟道层的表面。4.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括形成在所述第一沟道层和所述芯绝缘层之间的界面上的第三沟道层。5.根据权利要求4所述的半导体存储器装置，其中，所述第三沟道层是多晶硅层。6.一种半导体存储器装置，该半导体存储器装置包括：层叠体，该层叠体包括在基板上交替地层叠的多个层间绝缘层和多个栅电极；以及多个沟道结构，所述多个沟道结构垂直地穿过所述层叠体，其中，所述多个沟道结构中的每一个包括朝着所述基板垂直地延伸的芯绝缘层、第一沟道层、第二沟道层、隧道绝缘层和电荷存储层，其中，所述第一沟道层包围所述芯绝缘层，并且所述第二沟道层包围所述第一沟道层，并且其中，所述第二沟道层的电子迁移率高于所述第一沟道层的电子迁移率。7.根据权利要求6所述的半导体存储器装置，其中，所述第一沟道层是多晶硅层，并且所述第二沟道层是硅锗层。8.根据权利要求6所述的半导体存储器装置，该半导体存储器装置还包括形成在所述芯绝缘层和所述第一沟道层之间的界面上的第三沟道层。9.根据权利要求8所述的半导体存储器装置，其中，所述第三沟道层是硅锗层。10.根据权利要求8所述的半导体存储器装置，其中，所述第二沟道层和所述...

【专利技术属性】
技术研发人员：林星默，尹大焕，崔吉福，辛在贤，梁仁坤，崔亨进，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：