半导体结构制造技术

本发明专利技术公开一种半导体结构，包括基底、半导体层、浮体场环结构与嵌入式掺杂区。半导体层设置在基底上。半导体层具有第一导电型。浮体场环结构位于半导体层中。浮体场环结构包括至少一个浮体场环。浮体场环具有第二导电型。嵌入式掺杂区位于浮体场环结构下方的半导体层中，且连接于浮体场环结构。嵌入式掺杂区具有第二导电型。有第二导电型。有第二导电型。

【技术实现步骤摘要】
半导体结构


[0001]本专利技术涉及一种半导体结构，且特别是涉及一种具有浮体场环(floating field ring，FFR)的半导体结构。

技术介绍

[0002]一些半导体元件(如，功率元件)在主接面(main junction)的最边缘处容易产生击穿(breakdown)现象。目前的解决方式是通过环绕半导体元件区的浮体场环来提升半导体元件的击穿电压，以防止击穿现象产生。然而，如何更进一步提升半导体元件的击穿电压为目前持续努力的目标。

技术实现思路

[0003]本专利技术提供一种半导体结构，其可提升半导体元件的击穿电压。
[0004]本专利技术提出一种半导体结构，包括基底、半导体层、浮体场环结构与嵌入式掺杂区(embedded doped region)。半导体层设置在基底上。半导体层具有第一导电型。浮体场环结构位于半导体层中。浮体场环结构包括至少一个浮体场环。浮体场环具有第二导电型。嵌入式掺杂区位于浮体场环结构下方的半导体层中，且连接于浮体场环结构。嵌入式掺杂区具有第二导电型。
[0005]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区可位于整个浮体场环结构的正下方。
[0006]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区可位于部分浮体场环结构的正下方。
[0007]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区可仅位于整个浮体场环结构的一侧。
[0008]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区的数量可为一个。
[0009]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区的数量可为多个。
[0010]依照本专利技术的一实施例所述，在上述半导体结构中，基底可包括半导体元件区。浮体场环结构可环绕半导体元件区。半导体结构还可包括半导体元件。半导体元件可包括第一掺杂区与第二掺杂区。第一掺杂区位于半导体元件区的半导体层中。第一掺杂区可具有第二导电型。第二掺杂区位于基底中，且邻近于半导体层。第二掺杂区可具有第一导电型。
[0011]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区还可位于第一掺杂区的正下方。
[0012]依照本专利技术的一实施例所述，在上述半导体结构中，半导体元件还可包括阱区。阱区位于半导体元件区的半导体层中。阱区可具有第二导电型。第一掺杂区位于阱区中。
[0013]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区还可位于阱区
的正下方。
[0014]依照本专利技术的一实施例所述，在上述半导体结构中，半导体元件还可包括第三掺杂区。第三掺杂区位于浮体场环结构的远离半导体元件区的一侧的半导体层中。
[0015]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区还位于第三掺杂区的正下方。
[0016]依照本专利技术的一实施例所述，在上述半导体结构中，还可包括第四掺杂区。第四掺杂区位于浮体场环结构与第三掺杂区之间的半导体层中。第四掺杂区可具有第一导电型。
[0017]依照本专利技术的一实施例所述，在上述半导体结构中，嵌入式掺杂区还可位于第四掺杂区的正下方。
[0018]基于上述，在本专利技术所提出的半导体结构中，由于嵌入式掺杂区位于浮体场环结构下方的半导体层中，且连接于浮体场环结构，因此可扩大空乏区的范围，进而提升半导体元件的击穿电压。另一方面，由于本专利技术所提出的半导体结构可提升半导体元件的击穿电压，因此即使缩小浮体场环结构的面积，也可以维持与现有技术相同的击穿电压，且可具有更小的元件尺寸。
[0019]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
[0020]图1为本专利技术一实施例的半导体结构的上视图；
[0021]图2A为沿着图1中的I
‑
I
’
剖面线的半导体结构的剖视图；
[0022]图2B至图2G为本专利技术另一些实施例的沿着图1中的I
‑
I
’
剖面线的半导体结构的剖视图。
[0023]符号说明
[0024]10:半导体结构
[0025]100:基底
[0026]102:半导体层
[0027]104:浮体场环结构
[0028]104a:浮体场环
[0029]106:嵌入式掺杂区
[0030]108:半导体元件
[0031]110,112,116,118:掺杂区
[0032]114:阱区
[0033]R:半导体元件区
[0034]W:宽度
具体实施方式
[0035]图1为根据本专利技术一实施例的半导体结构的上视图。在图1中，省略图2A中的部分构件，以清楚地描述图1中的构件之间的配置关系。图2A为沿着图1中的I
‑
I
’
剖面线的半导体结构的剖视图。图2B至图2G为本专利技术另一些实施例的沿着图1中的I
‑
I
’
剖面线的半导体
结构的剖视图。在图2A至图2G中，相同或相似的构件以相同的符号表示。
[0036]请参照图1与图2A，半导体结构10包括基底100、半导体层102、浮体场环结构104与嵌入式掺杂区106。基底100可为半导体基底，如硅基底。此外，基底100可包括半导体元件区R。
[0037]半导体层102设置在基底100上。半导体层102的材料例如是外延硅等半导体材料。半导体层102具有第一导电型(如，N型)。此外，第一导电型与第二导电型可为不同导电型。第一导电型与第二导电型可分别为N型与P型中的一者与另一者。在本实施例中，第一导电型是以N型为例，且第二导电型是以P型为例，但本专利技术并不以此为限。在另一些实施例中，第一导电型可为P型，且第二导电型可为N型。
[0038]浮体场环结构104位于半导体层102中。浮体场环结构104可环绕半导体元件区R(图1)。浮体场环结构104包括至少一个浮体场环104a。在本实施例中，浮体场环104a的数量是以多个为例，但本专利技术并不以此为限。在另一些实施例中，浮体场环104a的数量可为一个。浮体场环104a具有第二导电型(如，P型)。举例来说，浮体场环104a可为第二导电型(如，P型)的掺杂区。另外，多个浮体场环104a的宽度W可彼此相同或不同。
[0039]嵌入式掺杂区106位于浮体场环结构104下方的半导体层102中，且连接于浮体场环结构104。嵌入式掺杂区106具有第二导电型(如，P型)。嵌入式掺杂区106可用于扩大空乏区的范围，进而提升击穿电压。
[0040]此外，半导体结构10还可包括半导体元件108。半导体元件108可为主动元件，如功率元件。在一些实施例中，半导体元件108例如是金属氧化物半导体场效晶体管(metal
‑
oxide
‑
semiconductor field...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，该半导体结构包括：基底；半导体层，设置在所述基底上，且具有第一导电型；浮体场环结构，位于所述半导体层中，且包括至少一个浮体场环，其中所述浮体场环具有第二导电型；以及嵌入式掺杂区，位于所述浮体场环结构下方的所述半导体层中，且连接于所述浮体场环结构，其中所述嵌入式掺杂区具有所述第二导电型。2.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区位于整个所述浮体场环结构的正下方。3.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区位于部分所述浮体场环结构的正下方。4.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区仅位于整个所述浮体场环结构的一侧。5.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区的数量为一个。6.如权利要求1所述的半导体结构，其中所述嵌入式掺杂区的数量为多个。7.如权利要求1所述的半导体结构，其中所述基底包括半导体元件区，所述浮体场环结构环绕所述半导体元件区，且所述半导体结构还包括：半导体元件，包括：第一掺杂区，位于所述半导体元件区的所述半导体层...

【专利技术属性】
技术研发人员：徐懋腾，李世平，
申请(专利权)人：力晶积成电子制造股份有限公司，
类型：发明
国别省市：