一种掩埋沟道晶体管及其制造方法、半导体器件及电子设备技术

本发明专利技术公开一种掩埋沟道晶体管及其制造方法、半导体器件及电子设备，涉及半导体制造技术领域，以解决在现有关键尺寸要求下，栅堆叠性能差的问题。所述一种掩埋沟道晶体管包括：基底和栅堆叠；所述基底开设有沟槽，以及形成在所述沟槽内的栅堆叠；所述栅堆叠包括阻挡层和导电层；所述阻挡层位于所述沟槽与所述导电层之间；所述阻挡层的势垒大于预设势垒阈值，所述导电层的导电率大于预设导电率阈值。所述掩埋沟道晶体管用于制造半导体器件。本发明专利技术提供的半导体器件应用于电子设备中。明提供的半导体器件应用于电子设备中。明提供的半导体器件应用于电子设备中。

【技术实现步骤摘要】
一种掩埋沟道晶体管及其制造方法、半导体器件及电子设备


[0001]本专利技术涉及半导体制造
，尤其涉及一种掩埋沟道晶体管及其制造方法、半导体器件及电子设备。

技术介绍

[0002]为了抑制晶体管持续微缩导致的短沟道效应，提高动态随机存取存储器(DRAM)的集成度，已采用垂直结构的掩埋沟道阵列晶体管(Buried Channel Array Transistor，BCAT)。
[0003]由于现有集成化程度比较高的半导体器件的关键尺寸(Critical Dimension，简称CD)不断减小，导致掩埋沟道晶体管的制造工艺难度增加，稳定性能变差。

技术实现思路

[0004]本专利技术的目的在于提供一种掩埋沟道晶体管及其制造方法、半导体器件及电子设备，以解决在现有关键尺寸要求下，栅堆叠性能差的问题。
[0005]为了实现上述目的，本专利技术提供一种掩埋沟道晶体管。该掩埋沟道晶体管包括：
[0006]衬底，衬底具有沟槽；
[0007]以及形成在所述沟槽内的栅堆叠，栅堆叠包括阻挡层和导电层；
[0008]其中，阻挡层位于沟槽与导电层之间，阻挡层的势垒大于预设势垒阈值，导电层的导电率大于预设导电率阈值。
[0009]可选的，预设势垒阈值为TiN的势垒，预设导电率阈值为W的导电率。
[0010]可选的，阻挡层为金属氮化物层。金属氮化物层含有的材料包括TaN和/或RuTiN。
[0011]可选的，导电层的材料为金属材料。金属材料包括Ag、Cu、Au、Al、Co中的一种或多种。
[0012]优选的，阻挡层的厚度为导电层的厚度为
[0013]与现有技术相比，本专利技术提供的掩埋沟道晶体管中，该栅堆叠的阻挡层的势垒大于预设势垒阈值。此时阻挡层可以调节栅堆叠与沟槽所在的半导体基底之间的势垒，以减少漏电流。同时，该栅堆叠还包括导电率大于预设导电率阈值的导电层，此时接入栅堆叠的信号损失比较小。在此基础上，导电层与阻挡层相配合，可以在提高栅控能力的同时，保证掩埋沟道晶体管的信号传输稳定性，从而提高产品质量。
[0014]本专利技术还提供一种掩埋沟道晶体管的制造方法，其特征在于，包括：
[0015]提供一衬底；所述衬底具有沟槽；以及，
[0016]在上述沟槽内壁形成栅堆叠，该栅堆叠包括阻挡层和导电层；
[0017]上述阻挡层位于沟槽与导电层之间，阻挡层的势垒大于预设势垒阈值，导电层的导电率大于预设导电率阈值。
[0018]可选的，在沟槽内壁形成栅堆叠，包括：在所述沟槽内沉积第一金属有机化合物以形成阻挡层，在所述阻挡层表面沉积第二金属有机化合物以形成导电层。
[0019]优选的，第一金属有机化合物为三(二乙基氨基)钽(III)和/或三(二乙基氨基)叔丁酰胺钽(V)；和/或，
[0020]第二金属有机化合物为(3,3
‑
二甲基
‑1‑
丁炔)六羰基二钴和/或六羰基
‑1‑
丁炔二钴和/或二羰基环戊二烯钴；和/或，
[0021]阻挡层的形成温度为250℃～300℃，导电层的形成温度为50℃～350℃。
[0022]可选的，预设势垒阈值为TiN的势垒，预设导电率阈值为W的导电率。
[0023]可选的，在沟槽内形成栅堆叠后，上述掩埋沟道晶体管的制造方法还包括：对栅堆叠进行退火处理。退火处理的温度为100℃～300℃。
[0024]与现有技术相比，本专利技术提供的掩埋沟道晶体管的制造方法的有益效果与上述技术方案提供的掩埋沟道晶体管的有益效果相同，在此不做赘述。
[0025]本专利技术还提供一种半导体器件，该半导体器件至少包括一种掩埋沟道晶体管结构；
[0026]与现有技术相比，本专利技术提供的半导体器件的有益效果与上述技术方案提供的掩埋沟道晶体管的有益效果相同，在此不做赘述。
[0027]本专利技术还提供一种电子设备。该电子设备包括上述技术方案提供的半导体器件。
[0028]优选的，所述电子设备包括终端设备或通信设备。
[0029]与现有技术相比，本专利技术提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
附图说明
[0030]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0031]图1为本专利技术实施例提供的掩埋沟道晶体管示意图；
[0032]图2为本专利技术实施例中12nm的沟槽内Co和W的工艺裕度与线性电阻变化图；
[0033]图3a
‑
3e为本专利技术实施例提供的掩埋沟道晶体管的制造方法各个阶段的状态示意图。
具体实施方式
[0034]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0035]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0036]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元
件“下”。
[0037]随着半导体产品的高度集成化，制造工艺的要求不断提高，从而造成半导体器件的关键尺寸不断减小，工艺加工难度不断增大。同时随着关键尺寸的减小，栅堆叠的电阻增大，埋入式金属栅晶体管中填充材料难以在现有材料的低电阻的同时获得稳定的性能。
[0038]针对上述问题，本专利技术实施例提供一种掩埋沟道式晶体管、半导体器件及电子设备，以确保掩埋沟道晶体管中填充材料在低电阻的同时获得稳定的操作性能，从而提高产品性能。
[0039]如图1所示，本专利技术实施例提供的掩埋沟道晶体管包括衬底100、栅堆叠110。该衬底100可以是未形成任何膜层的衬底，也可以是形成了一些膜层的衬底。未形成任何膜层的衬底可以为体硅衬底、锗衬底、锗硅衬底，或者包含其他元素半导体或化合物半导体的衬底，例如：砷化镓、磷化铟、碳化硅等，或者是绝缘体上硅(SOI)衬底，此处不再一一列举。
[0040]如图1所示，上述衬底100形成有沟槽101，栅堆叠110可以形成在沟槽101内。例如：可以采用刻蚀工艺在衬底内形成沟槽101。
[0041]如图1所示，上述在沟槽101内形成栅堆叠110。该栅堆叠110可包括介电层11本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种掩埋沟道晶体管，其特征在于，包括：衬底，所述衬底具有沟槽；以及形成在所述沟槽内的栅堆叠，所述栅堆叠包括阻挡层和导电层；所述阻挡层位于所述沟槽与所述导电层之间；所述阻挡层的势垒大于预设势垒阈值，所述导电层的导电率大于预设导电率阈值。2.根据权利要求1所述的掩埋沟道晶体管，其特征在于，所述预设势垒阈值为TiN的势垒，所述预设导电率阈值为W的导电率。3.根据权利要求1所述的掩埋沟道晶体管，其特征在于，所述阻挡层为金属氮化物层；所述金属氮化物层含有的材料包括TaN和/或RuTiN；和/或，所述导电层的材料为金属材料；其中，所述金属材料包括Ag、Cu、Au、Al、Co中的一种或多种。4.根据权利要求1～3任一项所述的掩埋沟道晶体管，其特征在于，所述阻挡层的厚度为所述导电层的厚度为5.一种掩埋沟道晶体管的制造方法，其特征在于，包括：提供一衬底，所述衬底具有沟槽；以及，在所述沟槽内壁形成栅堆叠，所述栅堆叠包括阻挡层和导电层；其中，所述阻挡层位于所述沟槽内壁与所述导电层之间，所述阻挡层的势垒大于预设势垒阈值，所述导电层的导电率大于预设导电率阈值。6.根据权利要求5所述的掩埋沟道晶体管的制造方法，其特征在于，所述在沟槽内壁形成栅堆叠...

【专利技术属性】
技术研发人员：朴相荣，高建峰，项金娟，杨涛，李俊峰，王文武，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：