一种半导体栅极结构及其制备方法技术

本发明专利技术涉及一种半导体栅极结构及其制备方法。一种半导体栅极结构，包括：半导体衬底，所述半导体衬底上设有栅极沟槽，所述栅极沟槽内依次沉积有介质层、阻挡层和金属层；其中，所述阻挡层为无定形的金属氮化物。一种半导体栅极结构的制备方法，包括：在半导体衬底上刻蚀栅极沟槽；在所述栅极沟槽的底壁和侧壁沉积介质层；采用ALD或PEALD方法在所述栅极沟槽的底壁和侧壁沉积阻挡层，形成于所述介质层的表面；所述阻挡层为无定形的金属氮化物；然后在所述栅极沟槽内填充金属。本发明专利技术采用无定形的金属氮化物作为阻挡层，可以实现阻挡层更薄、占用空间更小，从而为金属填充留出更多的空间以及更自由的工艺余地，降低了金属填充工艺难度。度。度。

【技术实现步骤摘要】
一种半导体栅极结构及其制备方法


[0001]本专利技术涉及半导体器件领域，特别涉及一种半导体栅极结构及其制备方法。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)作为一种公知的半导体存储装置，目前被广泛使用于各种电子设备中。动态随机存取存储器(DRAM)由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线(word line，简写为WL))与位线(bit line，简写为BL))彼此电性连接。
[0003]为提高动态随机存取存储器(DRAM)的集成度并加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近来DRAM中的晶体管通道区长度的设计有持续缩短的趋势，但如此一来晶体管会产生严重的短通道效应(short channel effect)以及导通电流(on current)下降等问题。已知的一种解决方法是将DRAM中的水平方向的晶体管结构改为垂直方向的掩埋沟道阵列晶体管(Buried Channel Array Transistor，BCAT)的结构，这种具有BCAT的DRAM中栅极的结构如图1所示，包括：半导体衬底101，所述半导体衬底101具有有源区域和隔离区域102，有源区设有晶体管，晶体管包括呈纵长的U形的栅极沟槽，栅极沟槽内依次沉积介质层103、阻挡层104和金属层105后形成栅极；在这样的栅极结构中电流需要绕路沿着栅极沟槽的U形结构流过，因此实际有效的沟道长度变长，这就缩小了各个存储单元中BCAT晶体管所占的面积，同时可以抑制短沟道效应。在栅极中，阻挡层用于阻挡金属层中的金属离子向介质层或半导体衬底中扩散，还能提高介质层与金属之间的粘附力。然而增加了阻挡层，金属层所占有效面积随之减少，导致器件(例如字线)电阻增大，尤其是目前10nm级DRAM中的栅极沟槽宽度都在以下、高度以下，利用现有技术在这种尺寸沟槽中沉积的阻挡层厚度一般为左右，留给金属的缝隙宽度不足非常狭小。要在如此狭小的空间内沉积低电阻的金属工艺难度太大，至少要分两个阶段进行：第一阶段先采用WF6、WCl3等钨源，以及H2、SiH4、B2H6等还原气体形成轻薄均匀的形核层(nucleation)；第二阶段利用H2还原钨源的方式形成大块(bulk)钨层，并且需要微调工艺以尽可能使高电阻的形核层更薄，低电阻的大块钨更厚。然而利用如此高难度的工艺得到的栅极电阻降低幅度仍有限。
[0004]为此，提出本专利技术。

技术实现思路

[0005]本专利技术的主要目的在于提供一种半导体栅极结构，该结构采用无定形的金属氮化物作为阻挡层，可以实现阻挡层更薄、占用空间更小，从而为金属填充留出更多的空间以及更自由的工艺余地，降低了金属填充工艺难度。
[0006]本专利技术的第二目的在于提供上述半导体栅极结构的制备方法，该方法采用ALD或PEALD方法可以得到无定形的金属氮化物，从而解决金属填充工艺选择余地小的问题。
[0007]为了实现以上目的，本专利技术提供了以下技术方案。
[0008]一种半导体栅极结构，包括：
[0009]半导体衬底，
[0010]所述半导体衬底上设有栅极沟槽，所述栅极沟槽内依次沉积有介质层、阻挡层和金属层；其中，所述阻挡层为无定形的金属氮化物。
[0011]一种半导体栅极结构的制备方法，包括：
[0012]在半导体衬底上刻蚀栅极沟槽；
[0013]在所述栅极沟槽的底壁和侧壁沉积介质层；
[0014]采用ALD或PEALD方法在所述栅极沟槽的底壁和侧壁沉积阻挡层，形成于所述介质层的表面；所述阻挡层为无定形的金属氮化物；
[0015]然后在所述栅极沟槽内填充金属。
[0016]与现有技术相比，本专利技术达到了以下技术效果：
[0017](1)由于无定形的金属氮化物沉积时能实现更薄的膜厚，因此，本专利技术选用其作为阻挡层可以为栅极中的金属层留出更大空间，更大空间能满足更自由的工艺实施；因此，本专利技术与现有栅极相比对金属沉积难度降低，也更容易降低位线等结构的电阻。
[0018](2)本专利技术采用ALD或PEALD工艺得到了无定形的金属氮化物，所用设备皆为现有，因此方法操作简单。
[0019](3)本专利技术所提供的栅极结构及其制备方法使用范围广，可用于含有任意掩埋式栅极的半导体器件中，包括但不限于典型的SRAM、DRAM、SDRAM、NAND Flash等，并且适用于更窄小的栅极沟槽结构，尤其是宽度以下、深度以下的栅极沟槽。
附图说明
[0020]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。
[0021]图1为现有技术提供一种栅极结构；
[0022]图2为本专利技术提供的一种栅极结构。
具体实施方式
[0023]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0024]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0025]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向
中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0026]如图2所示的DRAM栅极结构，该栅极位于半导体衬底201上的栅极沟槽内。栅极所在的半导体衬底可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon
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on
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insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述半导体衬底中可以定义有用于形成BCAT的至少一个有源区和隔离区202，以及用于将所述有源区与周边环境隔离开的浅沟槽隔离结构；所述有源区可以是鳍片式的立体结构，也可以是平面结构；所述有源区用于设置晶体管等有源结构。
[0027]栅极沟槽内的填充物包括在沟槽底壁和侧壁沉积的介质层203、阻挡层204，以及在沟槽内填充的金属层205。
[0028]介质层203用于栅极和半导体衬底的绝缘隔离，通常为高K介质材料，包括但不限于氧化硅、Ta2O5、TiO2、TiN、Al2O3本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体栅极结构，其特征在于，包括：半导体衬底，所述半导体衬底包括有源区，所述有源区设有栅极沟槽，所述栅极沟槽内依次沉积有介质层、阻挡层和金属层；其中，所述阻挡层为无定形的金属氮化物。2.根据权利要求1所述的半导体栅极结构，其特征在于，所述金属氮化物包括氮化钛或氮化钽。3.根据权利要求1所述的半导体栅极结构，其特征在于，所述阻挡层的厚度为4.根据权利要求1所述的半导体栅极结构，其特征在于，栅极沟槽的宽度在以下，深度在以下。5.根据权利要求1所述的半导体栅极结构，其特征在于，所述金属层为钨。6.一种半导体栅极结构的制备方法，其特征在于，包括：在半导体衬底形成有源区，在有源区刻蚀栅极沟槽；在所述栅极沟槽的底壁和侧壁沉积介质层；采用ALD或PEALD方法在所述栅极沟槽的底壁和侧壁沉积阻挡层，形成于所述介质层的表面；所述阻挡层为无定形的金属氮化物；然后在所述栅极沟槽内填充金...

【专利技术属性】
技术研发人员：金玄永，郭挑远，徐康元，高建峰，项金娟，杨涛，李俊峰，王文武，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：