输出电路制造技术

一种输出电路，该电路输入以第１电位为电源电位的一个电路的输出信号，根据该电路的输出信号从输出部向以第２电位为电源电位的其他电路输出信号，其特征在于具有：　　　　根据输入的上述一个电路的输出信号生成以上述第１电位与接地电位的电位差为振幅的第１和第２控制信号的信号生成电路；　　　　将由上述信号生成电路生成的第１控制信号作为输入，通过变换该第１控制信号的振幅，生成上拉控制信号并输出的电压变换电路；　　　　当上述第二电位大于上述第一电位时输出指定的电位，而当上述第二电位小于上述第一电位时输出接地电位的电位供给控制电路；　　　　　将从上述电压变换电路输出的上拉控制信号作为输入，根据该上拉控制信号的指示控制是否将上述输出部的电位上拉到上述第２电位的上拉电路；　　　　将由上述信号生成电路生成的第２控制信号作为下拉控制信号输入并根据该下拉控制信号的指示控制是否将上述输出部的电位下拉到接地电位的下拉电路；　　　　上述上拉电路具有：上述第２电位供给源极并且上述上拉控制信号输入栅极的第１Ｐ型ＭＯＳ晶体管、和源极与上述第１Ｐ型ＭＯＳ晶体管的漏极连接，同时漏极与上述输出部连接，并把从上述电位供给控制电路输出的电位加到栅极上的第２Ｐ型ＭＯＳ晶体管；　　　　上述下拉电路具有：源极接地并且上述下拉控制信号输入栅极的第１Ｎ型ＭＯＳ晶体管、和源极与上述第１Ｎ型ＭＯＳ晶体管的漏极连接同时漏极与上述输出部连接并把上述第１电位加到栅极上的第２Ｎ型ＭＯＳ晶体管。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用MOS晶体管构成的半导体集成电路(LSI)，特别是涉及作为用于与将MOS晶体管的栅极氧化膜耐压以上的电压作为电源电压的其他LSI连接的接口的输出电路。
技术介绍
近年来，随着半导体集成电路的微细化，半导体器件的耐压特别是MOS晶体管的栅极氧化膜的耐压降低了，与此同时，将3V及小于3V的低电压作为电源电压的LSI增加了。然而，即使LSI的电源电压是3V，当与该LSI连接的外部的LSI的电源电压例如为5V时，也需要将3V的电源电压变换为5V后输出的输出电路。下面，参照附图说明现有的输出电路。该输出电路是将输出端部的电位状态设定为外部LSI的电源电位、接地电位和高阻抗中的某一种的电路。图13是表示先有的输出电路的结构的电路图。在图13中，OUT是连接外部LSI的信号线的输出端部，IN和EN是控制输出端部OUT的电位状态的输出控制端子，IN是输入单片电路的信号的输入端子，EN是输入启动信号的启动端子。另外，VDD1是第1电位，该值小于构成LSI的MOS晶体管的栅极氧化膜耐压，例如为3V，而VDD2是外部LSI的电源电位即第2电位，该值例如为5V。110是根据输出控制端子IN、EN的电位生成上拉控制信号和下拉控制信号的信号生成电路，由与非门11和或非门12构成。作为电源电位，第1电位VDD1供给与非门11和或非门12，在小于MOS晶体管的栅极氧化膜耐压的电压下动作。120是将从信号生成电路110输入的上拉控制信号升压后输出的电压变换电路，由P型MOS晶体管21，22、N型MOS晶体管23，，24和进行信号的逻辑反转的反相电路29构成。第2电位VDD2供给P型MOS晶体管21，22的源极，P型MOS晶体管21和N型MOS晶体管23的漏极彼此相连接，P型MOS晶体管22和N型MOS晶体管24的漏极彼此相连接，N型MOS晶体管23，24的源极接地。从信号生成电路110输入的上拉控制信号输入N型MOS晶体管23的栅极，上述上拉控制信号由反相电路29反相后输入N型MOS晶体管24。P型MOS晶体管21的栅极与P型MOS晶体管22的漏极(N型MOS晶体管24的漏极)连接(节点B)，P型MOS晶体管22的栅极与P型MOS晶体管21的漏极(N型MOS晶体管23的漏极)连接(节点A)。从节点B输出升压后的上拉控制信号。另外，作为电源电位，第1电位VDD1供给反相电路29。130是上拉电路，由P型MOS晶体管31构成。P型MOS晶体管31的栅极与电压变换电路120的节点B连接，第2电位VDD2供给源极和基板，漏极与输出端部OUT连接，在导通状态时，将输出端部OUT的电位上拉到第2电位VDD2。140是下拉电路，由N型MOS晶体管41构成。信号生成电路110的或非门12的输出信号加到N型MOS晶体管41的栅极上，源极和基板接地，漏极与输出端部OUT连接，在导通状态时，将输出端部OUT的电位下拉到接地电位。下面，参照图14和图15说明上述结构的图13所示的先有的输出电路的动作。在下面的说明中，用“H”表示数字信号的高电平(高电位)，用“L”表示低电平(低电位)，特别有必要时，也附加上电位的值，如“H”3V)。另外，这里，将第1电位VDD1取为3V，将第2电位VDD2取为5V。首先，使用图14说明从输出端部OUT输出“H”(5V)时的动作。这时，将“H”(3V)的启动信号输入启动端子EN，同时，将“H”(3V)的输入信号输入输入端子IN。于是，与非门11的输出信号便成为“L”(0V)，或非门12的输出信号也成为“L”(0V)。当与非门11的输出信号成为0V时，N型MOS晶体管23的栅极电位成为0V，另一方面，由于N型MOS晶体管24的栅极通过反相电路29与与非门11连接，所以，其电位成为3V。因此，N型MOS晶体管23截止，N型MOS晶体管24导通。当N型MOS晶体管24导通时，由于节点B的电位降低，所以，P型MOS晶体管21便由于栅极电位降低而导通。由于P型MOS晶体管21导通时N型MOS晶体管23截止，所以，节点A的电位成为5V。通过节点A的电位成为5V，P型MOS晶体管22便截止，而N型MOS晶体管24导通，所以，节点B的电位成为0V。当节点B的电位成为0V时，P型MOS晶体管31便由于栅极电位成为0V而导通，另外，由于或非门12的输出信号为0V，所以，N型MOS晶体管41栅极电位成为0V而导通。在P型MOS晶体管31导通的同时N型MOS晶体管41截止，另外，由于第2电位VDD2供给P型MOS晶体管31的源极，所以，输出端部OUT的电位成为“H”(5V)。这样，当将“H”(3V)的启动信号输入启动端子EN，同时将“H”(3V)的输入信号输入输入端子IN时，就从输出端部OUT输出“H”(5V)。在图14中，用虚线的圆圈将从输出端部OUT输出“H”(5V)时成为导通的MOS晶体管圈起来。其次，使用图15说明从输出端部OUT输出“L”(0V)时的动作。这时，将“H”(3V)的启动信号输入启动端子EN，同时将“L”(0V)的输入信号输入输入端子IN。于是，与非门11的输出信号成为“H”(3V)，或非门12的输出信号也成为“H”(3V)。当与非门11的输出信号成为3V时，N型MOS晶体管23的栅极电位成为3V，另一方面，由于N型MOS晶体管24的栅极通过反相电路29与与非门11连接，所以，其电位成为0V。因此，N型MOS晶体管23导通，而N型MOS晶体管24截止。当N型MOS晶体管23导通时，节点A的电位降低，所以，P型MOS晶体管22便由于栅极电位降低而导通。由于P型MOS晶体管22导通时N型MOS晶体管24截止，所以，节点B的电位成为5V。通过节点B的电位成为5V，P型MOS晶体管21截止，而N型MOS晶体管23导通，所以，节点A的电位成为0V。P型MOS晶体管31由于栅极电位即节点B的电位成为5V而截止，另外，由于或非门12的输出信号为3V，所以，N型MOS晶体管41的栅极电位成为3V而导通。在P型MOS晶体管31截止的同时N型MOS晶体管41导通，此外，由于N型MOS晶体管41的源极接地，所以，输出端部OUT的电位成为“L”(0V)。这样，当将“H”(3V)的启动信号输入启动端子EN，同时将“L”(0V)的输入信号输入输入端子IN时，就从输出端部OUT输出“L”(0V)。在图15中，用虚线的圆圈将从输出端部OUT输出“L”(0V)时成为导通的MOS晶体管圈起来。然后，说明使输出端部OUT成为高阻抗状态时的动作。这时，不论输入到输入端子IN上的信号的逻辑值如何，都使输入到启动端子EN上的启动信号成为“L”。于是，与非门11的输出信号成为“H”(3V)，或非门12的输出信号成为 “L”(0V)。由于与非门11的输出信号为3V，根据和从输出端部OUT输出“L”时相同的动作，P型MOS晶体管31变为截止。另外，由于或非门12的输出信号为0V，所以，根据和从输出端部OUT输出“H”时相同的动作，N型MOS晶体管41变为截止。因此，由于P型MOS晶体管31和N型MOS晶体管41都截止，所以，输出端部OUT成为高阻抗状态。但是，现有的输出电路存在如下的问题。在图13所示的先有的输出电路中，和第2电位VDD2与接本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：吉崎升一，结城寿则，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：