在休眠模式期间控制信号状态和漏电流制造技术

一种电路包括输入端（５６）、输出端（７０）以及锁存器（５０）。输入端（５６）接收输入信号。锁存器可编程为带有某个值。锁存器（５０）将输入信号传递到输出端（７０）以响应电路不在休眠模式，并且为响应电路在休眠模式而将表示该值的第二信号提供到输出端（７０）。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
背景本专利技术涉及在休眠模式期间控制信号状态和漏电流。一台计算机(例如，掌上型计算机或笔记本计算机)可能含有至少一种休眠模式，以便在该计算机处于非使用状态时节约电能。在此休眠模式中，提供给计算机的特殊半导体封装或芯片的一个或多个电压电源可能会被切断。例如，在计算机的微处理器中，休眠模式期间微处理器的低压核心电源可能会被切断。而高压核心电源则保持向微处理器的输入/输出(I/O)电路供电。休眠模式期间，I/O电路保持低功耗状态(而不是被切断)以保持微处理器的外部接口的启用状态。例如，休眠模式期间，在核心电路切断时，I/O电路的一些输出端需要保持在特定的较高或较低逻辑状态，而该I/O电路的一些输入端需要能将该微处理器从休眠模式中唤醒。然而，一些此类I/O电路可能也需要低压电源以便正确的运行。这样，由于低压核心电源被切断，因此，微处理器可能包括稳压器，以便从高压核心电源为I/O电路生成低电源电压。附图说明图1是一个更具体的示例，它描述了I/O驱动器5，该驱动器包括I/O控制电路10、电平转换器12、缓冲器/复位电路14和补充输出驱动器18。I/O控制电路10通过输入端7接收输入信号。在非休眠期间，I/O控制电路10通过针脚7在其输出端提供表示电压的信号。电平转换器12转换I/O控制电路10的信号逻辑电平，并通过缓冲器/复位电路14形成补充信号(称为PULLUP和PULLDOWN)以驱动输出电路18。输出电路18的输出端19提供输出信号，该信号表示通过输入端7显示的逻辑信号。休眠模式期间，诸如I/O控制电路10和缓冲器/复位电路14等I/O驱动器5的电路可将驱动器5的输出信号设置成预定的逻辑电平，或甚至可能描述输出端19的三个状态。然而，要在休眠模式期间为一些其低压电路供电，I/O驱动器5可包括稳压器25以替代休眠模式期间切断的低压核心电源。例如，根据电源要求，I/O驱动器5可包括大约三个不同的区域组件通过低压核心电源电压(称为VL)供电的区域20、组件通过VL电源电压和较高压核心电源电压(称为VH)供电的区域22及组件通过VH电源电压供电的区域24。如图1所述，例如，I/O控制电路10可能位于区域20；电平转换器12可能位于区域22以及缓冲器/复位电路14及输出驱动器18可能位于区域24。例如，VL电源电压可能大约为1伏特，而VH电源电压可能大约为3.3伏特。如图1所述，I/O驱动器5使用稳压器25为区域20和22生成VL电源电压。上述配置的问题在于I/O驱动器5占用的管芯空间因包含稳压器25而变得较大。此外，使用稳压器25增加了在休眠模式期间消耗的功率。在电源切断情况下，运行此类电路的另一个困难之处在于由漏电流产生的功率消耗。因此，一直需要有一种配置可解决上述的一个或多个问题。附图简述图1是先有技术I/O驱动器的示意图；图2是根据本专利技术实施例的锁存器示意图；图3是根据本专利技术实施例的一个流程图，描述为锁存器进行休眠模式编程的技术；图4是根据本专利技术实施例的I/O驱动器示意图；图5是先有技术中电平转移器的示意图；图6是根据本专利技术实施例的电平转移器示意图。详细说明参照图2，根据本专利技术实施例的锁存器50用于在休眠模式期间建立预定的逻辑状态。这样，锁存器50可编程为带有某个位或值，以便在休眠模式期间将锁存器50的输出端70上的电压电平设置成预定状态。然而，在非休眠模式期间，锁存器50通过锁存器50从其输入端56将数据传递到其输出端70。因此，如下所述，锁存器50可用于在I/O装置处于休眠模式时，在该I/O装置的特殊输入或输出端上编程逻辑电平。更具体地说，锁存器50包括控制其输入端56与输出端70之间通信的倒相驱动器60。这样，驱动器60在锁存器50处于非休眠模式或未进行复位时从输入端56将一位输入信号(称为DATA)传递到输出端70。然而，在锁存器50处于休眠模式或进行复位时，锁存器50会禁用驱动器60，因此，输出端70上出现的信号就不是由输入端56上的信号提供，而是如下所述由被编程的值提供。驱动器60包括连接到“或非”门58的输出端的三态输入端。“或非”门58的一个输入端接收在锁存器50复位时断定(例如，变高)的信号(称为RESET)。“或非”门58的另一个输入端接收在锁存器50处于休眠模式时断定(例如，变高)的信号(称为SLEEP)。因此，由于此配置的原因，在断定SLEEP信号或RESET信号时，驱动器60禁用并阻断输入端56与输出端70之间的通信。SLEEP信号从被取消断定转换到被断定以开始休眠模式时，锁存器50的锁存电路61将输出端70上的信号(称为OUT)表示的数据现行位锁存，因此OUT信号在休眠模式期间保持相同。因此，同时参照图3，图3中所述技术86可用于对锁存器50编程，以便将输出端70的电压电平在休眠模式期间设置为某个特殊的逻辑电平。在技术86中，在休眠模式开始前，通过提供适当的信号到输入端56，为锁存器50提供了一个数据位(方框88)。接着，在表示该数据位的信号在输出端70上显示时，SLEEP信号被断定(方框90)。为响应SLEEP信号的断定，锁存电路61将输出端70的信号(即，将该位锁存)锁存，这样，在整个SLEEP状态下，输出端70上保持了相同的信号。参照图2，在本专利技术的一些实施例中，锁存电路61包括倒相驱动器66、倒相驱动器64和倒相器62。驱动器66的输入端与输出端70相连，并且驱动器66的输出端与驱动器64的输入端相连。驱动器64的输出端与输出端70相连。驱动器64的三态端子与倒相器62的输出端相连，而倒相器62的输入端又与“或非”门58的输出端相连。SLEEP和RESET信号均被取消断定时，驱动器64禁用，从而禁用了锁存电路61但允许在输入端56和输出端70之间直接通信。断定SLEEP信号而取消RESET信号断定时，驱动器64和66均被启用以便将输出端70的信号锁存。断定RESET信号时(不管SLEEP信号的状态如何)，锁存器50的电路76将输出端70的信号设置为预定的复位逻辑电平。为此，例如，电路76包括N沟道金属氧化物半导体场效应晶体管(NMOSFET80)和P沟道金属氧化物半导体场效应晶体管(PMOSFET77)。PMOSFET77的源极端子和正极电电压源相连并且PMOSFET77的漏极端子和NMOSFET80的漏极端子相连。NMOSFET80的源极端子接地。NMOSFET80和PMOSFET77的漏极端子和驱动器64的输入端相连。NMOSFET80和PMOSFET77的控制级端子以一种能在断定RESET信号在倒相器64的输入端上建立预定逻辑电平的方式连接。例如，要在断定RESET信号时在倒相器64的输入端上建立逻辑“1”电平，PMOSFET77的控制级端子和倒相器72的输出端相连以接收RESETB信号(倒相RESET信号)，并且NMOSFET80的控制级端子和小偏压相连，或者和PMOSFET77的漏极端子相连以形成电阻器。又如，要在断定RESET信号时在倒相器64的输入端上建立逻辑“0”电平，NMOSFET80的控制级端子和输入端52相连以接收RESET信号，并且PMOSFET77的控制级端子和小偏压相连，或者和PMOSFET77的漏极端子相连以形成电阻器。这样，由于上本文档来自技高网...

【技术保护点】
一种电路，它包括：　　　　接收输入信号的输入端；　　　　输出端；　　　　可编程为带有某个值的锁存器，所述锁存器将所述输入信号传递到所述输出端以响应不在休眠模式的所述电路，并且将表示所述值的另一个信号提供给所述输出端以响应在休眠模式的所述电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：Z阿萨努拉，J费德勒，M龙维尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]