电平移位电路制造技术

本发明专利技术公开了一种电平位移电路，其目的在于：抑制在ＣＭＯＳ结构的电平位移电路中产生贯通电流。在由４个晶体管Ｍ１～Ｍ４构成的ＣＭＯＳ结构的电平移位基本电路１０中，加了用以抑制其贯通电流的控制电路２０。在使控制输入ＶＳ１为低电平而让控制用Ｎ型ＭＯＳ晶体管Ｍ７、Ｍ８截止的那一时间段（开关断开期间），让互补数据输入Ｖｉｎ１、Ｖｉｎ２迁移。在该开关断开期间，Ｎ型ＭＯＳ晶体管Ｍ１、Ｍ２的各自的源极从ＶＳＳ上分离。而且，在该开关断开期间内，通过控制输入ＶＳ２为低电平而让控制用Ｐ型ＭＯＳ晶体管Ｍ５、Ｍ６接通。在这些控制用Ｐ型ＭＯＳ晶体管Ｍ５、Ｍ６接通的那段时间，数据输出Ｖｏｕｔ１和Ｖｏｕｔ２都预充电到ＶＤＤ（预充电期间）。

【技术实现步骤摘要】

本专利技术涉及一种作为在不同的电源电压下工作的电路之间的接口而工作的电平位移电路。
技术介绍
在CMOS结构的现有的电平位移电路中，因为在电源和地之间串联的P型MOS晶体管和N型MOS晶体管无法避免数据输入迁移时同时接通这一现象的发生，所以这时会产生贯通电流(参照专利文件1)。(专利文件1)日本公开特许公报 特开平11-136120号公报。
技术实现思路
液晶驱动器中需要其数量是与输出数乘以比特数而得到的那个数那么多的电平位移电路。例如，各自8比特输出数为384的液晶驱动器中使用3072个电平位移电路。在这样大量使用电平位移电路的用途中，存在的问题是由于每一个电平位移电路中的贯通电流而带来的功耗的增加，同时，由于贯通电流而引起的接地电位的上升作为噪声输出到晶片外部，而引起作为一个系统的误操作。本专利技术的目的，在于抑制在COMS结构的电平位移电路中产生贯通电流。为达成上述目的，本专利技术采用了这样的电平位移电路，其将输入信号变换为具有第1电源和比所述第1电源还低的电压的第2电源间之电位差的输出信号。它除了包括将作为第一输入信号及成为所述第一输入信号的互补数据的第二输入信号输入的所述输入信号变换为拥有所述第一电源和所述第二电源之间的电位差的所述输出信号的电平移位基本电路以外，还包括根据第一控制输入切断所述电平移位基本电路中的所述第一电源和所述第二电源之间的电流经路的第一电路、和根据第二控制输入将所述电平移位基本电路中输出所述输出信号的输出节点的电位固定好的第二电路。所述控制电路，包括切断所述第一电源和所述第二电源之间的电流经路的第一电路、和在由所述第一电路将所述电流经路切断的状态下将所述输出节点的电位固定好的第二电路；在由所述第二电路进行的电位固定结束之后，解除由所述第一电路进行的对所述电流经路的切断，且在由所述第一电路进行的所述电流经路的切断的那一段时间内所述输入信号迁移。专利技术的效果根据本专利技术，能够抑制在CMOS结构的电平位移电路中产生贯通电流。附图的简单说明附图说明图1为电路图，示出了本专利技术所涉及的电平位移电路的一个结构。图2为时序图，示出了图1中的电平位移电路的一种工作情况。图3为电路图，示出了图1中的电平位移电路的变形例。图4为电路图，示出了本专利技术所涉及的电平位移电路的又一个结构。图5为时序图，示出了图4中的电平位移电路的一种工作情况。图6为方框图，示出了图4中的电平位移电路的变形例。符号说明10-电平移位基本电路；20，21，22-控制电路；M1～M8-MOS晶体管；N1，N2-“或非”电路；VDD-第1电源；Vin1，Vin2-互补数据输入；Vout1，Vout2-数据输出；VS1，VS2-控制输入；VSS-第2电源(接地)。具体实施例方式下面，参照附图，说明本专利技术的实施例。图1示出了本专利技术所涉及的电平位移电路的一个结构。图1中，10为COMS结构的电平移位基本电路，20为用以抑制贯通电流的控制电路。电平移位基本电路10，包含2个N型MOS晶体管M1、M2和2个P型MOS晶体管M3、M4。控制电路20，包含2个P型MOS晶体管M5、M6和2个N型MOS晶体管M7、M8。Vin1、Vin2为互补数据输入，VS1、VS2分别为控制输入，Vout1、Vout2分别为数据输出，VDD为第1电源，VSS为电压低于VDD的第2电源(接地为0V)。图1中，Vin1接在N型MOS晶体管M1的栅极上；Vin2接在N型MOS晶体管M2的栅极上。N型MOS晶体管M1的源极和栅极上连接着VS1的N型MOS晶体管M7的漏极相连，后者的N型MOS晶体管M7的源极连接到VSS上。同样，N型MOS晶体管M2的源极和栅极上连接着VS1的N型MOS晶体管M8的漏极相连，后者N型MOS晶体管M8的源极连接到VSS上。N型MOS晶体管M1的漏极与P型MOS晶体管M3的漏极相连，N型MOS晶体管M2的漏极与P型MOS晶体管M4的漏极相连。P型MOS晶体管M3、M4的源极分别接在VDD上。P型MOS晶体管M3的栅极与P型MOS晶体管M4的漏极相连，以其连接点作为第1数据输出节点Vout1。另外，P型MOS晶体管M4的栅极与P型MOS晶体管M3的漏极相连，以其连接点作为第2数据输出节点Vout2。另外，各自的栅极与VS2相连的P型MOS晶体管M5、M6的各个源极接在VDD上，其中之一个P型MOS晶体管M5的漏极与Vout1相连，另一个P型MOS晶体管M6的漏极与Vout2相连。图2示出了图1中的电平位移电路的一个工作例。首先，作为开始状态，设VS1、VS2为高电平，Vin1为低电平，Vin2为高电平。在这一状态(输出期间)下，Vout1输出VSS、Vout2输出VDD。因为N型MOS晶体管M1和P型MOS晶体管M4断开，所以VDD与VSS之间无贯通电流在流。接着，为切换电平移位输出，使Vin1及Vin2在设VS1为低电平而使控制用N型MOS晶体管M7、M8切断的那一段时间内(开关断开期间)迁移。在该开关断开的那一段时间内，N型MOS晶体管M1、M2的各自的源极从VSS分离开来。并且，在开关断开的那一段时间内，借助将VS2设定为低电平而使控制用P型MOS晶体管M5、M6接通。在这些控制用P型MOS晶体管M5、M6的接通期间，Vout1及Vout2都被预充电到VDD(预充电期间)。因此，Vout1在预充电开始时刻从VSS向VDD迁移。在图示的例中，Vin1从低电平向高电平迁移，Vin2从高电平向低电平迁移，通过使VS2回到高电平而使预充电期间结束后，使VS1回到高电平而解除由N型MOS晶体管M7、M8进行的分离的那一时刻，Vout2从VDD向VSS迁移。在以上的电平移位输出的切换中，N型MOS晶体管M1和P型MOS晶体管M3不会同时接通，N型MOS晶体管M2和P型MOS晶体管M4也不会同时接通。因此，在这些晶体管中就不会有贯通电流在流动。而且，因为通过使控制用P型MOS晶体管M5、M6接通而向Vout1、Vout2输出VDD时，N型MOS晶体管M1、M2的各自的源极便借助控制用N型MOS晶体管M7、M8而与VSS分离，所以贯通电流不会通过控制用P型MOS晶体管M5、M6在流动。假想一个在图1的电平移位电路中不包含控制电路20那样的情况，当Vin1从低电平向高电平迁移，Vin2从高电平向低电平迁移时，N型MOS晶体管M1由截止状态成为接通状态，N型MOS晶体管M2从接通状态变为截止状态。因为这时N型MOS晶体管M1和P型MOS晶体管M3皆为接通状态，所以在VDD和VSS之间产生贯通电流。到现在为止，为能通过N型MOS晶体管M1将Vout2的电位慢慢地降下来而遮断贯通电流，设计时，使N型MOS晶体管M1的接通状态的电流能力(栅宽)大于P型MOS晶体管M3的接通状态的电流能力(栅宽)。同样，设计时，使N型MOS晶体管M2的接通状态的电流能力(栅宽)大于P型MOS晶体管M4的接通状态的电流能力(栅宽)。然而，根据包括为抑制贯通电流的控制电路20的图1的电平移位电路，由于不再需要靠N型MOS晶体管M1、M2来切断贯通电流，也就不再需要进行使这些N型MOS晶体管M1、M2的电流能力(栅宽)大于P型MOS晶体管M3、M4的电流能力(栅宽)那样的设计了。因本文档来自技高网...

【技术保护点】
一种电平位移电路，其特征在于：其为一将输入信号变换为具有第１电源和比所述第１电源还低的电压的第２电源之电位差的输出信号的电平位移电路；其包括：将所述输入信号变换为具有所述第１电源和所述第２电源之间的电位差的所述输出信号的电平 移位基本电路，以及控制电路，其包括：根据第一控制输入切断所述电平移位基本电路中的所述第一电源和所述第二电源之间的电流经路的第一电路、和根据第二控制输入将所述电平移位基本电路中输出所述输出信号的输出节点的电位固定好的第二电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：石川智也，中川博文，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]