扩频时钟发生器制造技术

本发明专利技术涉及一种扩频时钟发生器，其包括非易失性存储器以存储对应于预定延迟的控制码。延迟电路接收具有预定位数的控制码，这些控制码位确定延迟固定时钟信号一段时间的延迟量。该延迟降低了由周期性时钟信号引起的电磁干扰。

【技术实现步骤摘要】

本专利技术涉及一种扩频时钟发生器和产生扩频时钟的方法。
技术介绍
如图1中10所示的时钟发生器一般包括时钟源100和锁相环(PLL)102。发生器10产生通常具有方波和50％占空比的系统时钟。系统时钟用于很多不同类型的系统，例如包括存储模块14和存储控制器12的存储系统。诸如这样的系统时钟可能是不期望的电磁干扰(EMI)源。EMI可能在电子电路中产生问题，因为它干扰了信号传输。随着技术的进步，电路可以更快地工作，这需要更快的时钟，但这反过来又产生了更多的EMI。一种减弱EMI的技术是使用扩频时钟发生器(SSCG)。将这些时钟称为扩频是因为它们的频率在不同频率上展开，由此避免在时钟边沿产生能量峰值。在一些实例中，采用下面描述的US专利中所示的PLL实现SSCG。PLL改变输入到电压控制振荡器(VCO)的电压，从而引起时钟的可变延迟。这种方法的例子公开在1997年5月20日授权的美国专利号为5631920、2001年9月18日授权的美国专利号为5692507和2002年2月26日授权的美国专利号为6351485专利中。PLL的使用通常允许时钟周期在两个频率极限之间切换，在这两个频率极限之间来回调整时钟频率。该方法可能受到某种程度的限制，因为它只允许使用两个固定频率而不允许可编程的控制。2002年12月31日授权的美国专利6501307公开了另一种方法。如图2所示，该方法使用两个电容器，用作由固定时钟FCLK供以时钟的计数序列器(counter-sequencer)20切换的负载。计数序列器20将第一控制信号CTL1发送到负载开关晶体管22的栅极，将第二控制信号CTL2发送到第二负载开关晶体管24的栅极。当CTL1高时，在达到输出缓冲器30的逻辑阈值之前必须由输入缓冲器28对电容器26充电和放电，由此延迟了时钟边沿。当CTL2高时，在达到输出缓冲器30的逻辑阈值之前必须由输入缓冲器28对电容器32充电和放电，由此也延迟了时钟边沿。当CTL1和CTL2都高时，两个电容器都被充电，由此进一步延迟了时钟边沿。但是，这些负载无法线性地改变以按照需要调整时钟。附图说明通过参照附图对实施例的详细描述，使本专利技术的上述和其它目的、特征和优点更加明显。其中，图1示出了现有技术的存储系统的实施例。图2示出了现有技术的扩频时钟发生器的实施例。图3示出了与时钟发生器关联的能量脉冲的信号图。图4示出了根据本专利技术的存储系统的实施例。图5示出了采用根据本专利技术的扩频时钟发生器的存储系统的实施例。图6示出了采用根据本专利技术的扩频时钟发生器的存储系统的另一实施例。图7示出了根据本专利技术的扩频时钟发生器的实施例。图8a-8b示出了根据本专利技术的延迟电路的其它实施例。图9示出了根据本专利技术的用于扩频时钟发生器的控制电路的实施例。图10示出了根据本专利技术的地址发生器的实施例。图11示出了根据本专利技术的扩频时钟发生器的时序图。具体实施例方式图3示出未调制时钟信号的问题基础。来自未调制时钟的能量尖峰的振幅可能超过调制或扩频时钟信号2到18个dB。该差别产生很高电平的EMI，其可能对电子元件和诸如存储系统等系统具有负面影响。这里讨论的例子可能依赖存储系统元件和方法，但只是作为例子讨论，应当理解，本专利技术的实施例的应用不仅限于存储系统。图4中示出这种系统的一个例子。时钟发生器40产生固定频率时钟FCLK，其由扩频时钟发生器(SSCG)42使用。SSCG42产生扩频时钟并由电子器件44a至44n使用。在存储系统中，器件44a-44n可以是用于存储数据的存储条或存储模块或存储器件或寄存器。采用扩频时钟发生器的存储系统的另一实施例在图5和图6中示出。在图5中，时钟发生器90包括固定频率时钟900和锁相环902。存储模块94包括单个存储模块和扩频时钟发生器904。图7以更具体的实施例示出SSCG。在该实施例中，SSCG42具有控制电路50、可编程延迟电路52和寄存器电路54。寄存器电路54保存编程延迟电路52的控制码。控制电路50向寄存器电路54提供地址，该寄存器电路54又向延迟电路提供控制码。这允许改变用于固定时钟FCLK的延迟周期的延迟，从而改变时钟频率以减弱周期时钟的EMI。可编程延迟可以由很多组延迟元件中的一组实现。图8a和图8b提供了两个例子，但必须注意这些只是延迟元件的例子。本专利技术的实施例通常提供可以由寄存器电路提供的控制码选择的元件，从而允许精确控制扩频时钟发生器的延迟。在图8a的例子中，延迟元件是相对设置的电容器，例如NMOS和PMOS电容器。通过反相输入缓冲器60来缓冲存储固定时钟FCLK。如果FCLK信号为高，则反相的信号为低。这使得在PMOS电容器62a、62b和62c的一个接线端上出现低信号。如果用于特定元件的控制码为低，则用于该元件的PMOS电容器将提供100％的电容，使延迟等于该元件的充电时间。例如，如果控制码CO1为低，则电容器62a提供100％的电容，其需要在信号能传送到输出反相器66之前充电。如果控制码CO1为高，则电容器62a实际上提供1/3的电容，其可能需要在信号能传送到输出反相器66之前充电。如果时钟信号FCLK为低，则反相器60的输出为高。这使得NMOS电容器64a-64c在信号到达输出反相器66之前成为信号的线性负载。通过这种方式，可以通过控制码，结合输入时钟信号FCLK对延迟量进行编程。图8b中示出延迟电路的另一个例子。在该实施例中的每个延迟元件都具有存取晶体管例如72a，和电容器例如74a。当特定元件的控制码为高时，存取晶体管接通并且电容器充电，由此产生延迟。例如，如果控制码CO1为高，晶体管72a接通并且电容器74a充电。这造成了从输入反相缓冲器70至输出反相缓冲器76信号传输的延迟。每个接通的附加电容器都会使电容器充电，由此增大了延迟。图8a和8b的电容器可以都具有相同的值，或者都具有不同的值。例如，每个电容器可以具有等于一个单位延迟量的充电时间d。或者，可以控制每个电容器的充电时间，以具有二进制等效值。例如，电容器‘a’可以具有等于单位延迟量的充电时间d。电容器‘b’具有等于两倍单位延迟量的充电时间2d或d+1。电容器‘c’具有等于4倍单位延迟量的充电时间4d或d+3。现在转向SSCG的控制电路50，图9示出一个实施例。控制电路50可以包括产生较低频率时钟DFCLK的分频器80和地址发生器82。地址发生器可以实现为状态机，在此输出的新地址信号使该状态机的状态改变到下个状态。所需的地址数可已知，因为控制码值或控制字的组合数是有限的。例如，可能只有4个控制“字”用于激活延迟电路。可以使用4个地址1000、0100、0010和0001。用于产生地址的地址发生器在图10中示出。当施加复位信号RESET时，产生地址信号A1-A4 1000。触发生成地址信号A1产生高信号以响应置位信号SE。一旦产生地址信号A1，则无论何时触发分频时钟DFCLK都将A1信号的高数据移位到下个地址信号。这就产生了地址信号A1-A4 0100、0010和0001。在前向使能信号FCON被使能时，这些地址信号以此顺序被使能。在激活最后一个地址A4(A1-A4 0001)之后，后向使能信号BCON被使能。该信号允许A4信号的高数据以颠倒的次序输本文档来自技高网...

【技术保护点】
一种扩频时钟发生器，包括：寄存器电路，用于存储对应于预定延迟的控制码；延迟电路，用于接收具有预定位数的控制码，并将固定时钟信号延迟一段由该控制码确定的时间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金圭现，郑会柱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]