带有扫描测试功能基于条件预充结构的D触发器制造技术

带有扫描测试功能且基于条件预充结构的Ｄ触发器属于Ｄ触发器技术领域，其特征在于：本发明专利技术由测试功能端的控制电路、第一、第二两级锁存器依次串连组成。所述控制电路用传输门作为前级的控制逻辑，简化了结构，对延时和功耗的影响也较小；第一级锁存器采用由输入数据信号控制的条件预充电路，降低了触发器的功耗；第二级锁存器由两个独立的具有相同电路参数的单时钟相位锁存器构成，以实现输出端上升沿延时和下降沿延时的基本对称；而且两个锁存器输出端之间接了两个首尾相接的反相器作为保持器，以实现时钟信号处于低电平时输出端电位保持确定值。相应的还提出了具有异步置、复位以及同步复位功能的四种电路。

【技术实现步骤摘要】

“带有扫描测试功能基于条件预充结构的D触发器”直接应用的
是基于条件预充结构的具有扫描测试功能的低功耗触发器电路设计。所提出电路是一类可以适用于低功耗时钟信号网络技术的CMOS触发器电路单元。
技术介绍
随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。同时在大规模集成电路的设计中，带有扫描测试功能的触发器，也就是当测试使能端TE为低电平时，电路实现D触发器的功能，当测试使能端为高电平时，电路实现测试信号TI导输出端的通路，可用于测试电路的功能。可测试的触发器在系统的插入测试以及故障检测领域有着广泛的应用。使用可测试的装置可以减少集成电路的设计周期，方便故障的检测。因此可测试触发器的功耗和延时性能在集成电路领域也越来越受到关注。CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即PDynamic＝CLVDDVSwingfα (1)其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的扫描测试触发器电路单元FFSDHD1X为例说明(见文献“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7G0_SPI_V1.3&“VeriSiliconGSMC 0.15μm High-Density Standard Cell Library Databook”)。这种电路结构的主要特点是基本触发器的结构比较简单，但是其扫描测试功能端的加入相对复杂，并且不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai“A Reduced Clock-Swing Flip-Flop(RCSFF)for63％Power Reduction”′，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2二输入端与非门)结构，会造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。
技术实现思路
本专利技术的目的是在现有的条件预充结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上做一定的改进，提出一种基于条件预充结构的带有扫描测试功能端的触发器结构。其两个互补输出端信号翻转延时较为对称，静态延时有一定的改善，相比传统的数字标准单元可节省20％以上的功耗。本专利技术的特征在于它含有所述的D触发器是上升沿触发的，该D触发器含有第一级锁存器，包括第1“或”逻辑电路，含有两个NMOS管，分别用MN8、MN9表示，该两个NMOS管的漏极相连，衬底相连后接地，该MN8管的栅极接输入数据信号Db，源极接时钟信号CLK；该MN9管的栅极和源极都接另一输入数据信号DI；第2“或”逻辑电路，含有两个NMOS管，分别记为MN10、MN11，该MN10管的栅极接输入数据信号DI，源极接时钟信号CLK；该MN11管的栅极和漏极都接另一个输入数据信号Db；第1PMOS管，记为MP1，所述第1“或”逻辑电路中的时钟信号CLK和输入数据信号DI组成“或”逻辑并经所述MN9管的漏极和该MP1管的栅极相连；该MP1管的源极和衬底相连后接电源电压VDD；第2PMOS管，记为MP2，所述第2“或”逻辑电路中的时钟信号CLK和输入数据信号Db组成“或”逻辑并经该MN11管的漏极和所述MP2管的栅极相连，而该MP2管的源极和衬底相连后接电源电压VDD；第3PMOS管，记为MP3，该MP3管的源极和衬底相连后接电源电压VDD；第4PMOS管，记为MP4，该MP4管的源极和衬底相连后接电源电压VDD；第6NMOS管，记为MN6，该MN6管的源极同时和所述MP1管和MP3管的漏极、MP4管的栅极相连，所述连接点记为节点SALATCH_N；所述MN6管的栅极同时和所述MP3管的栅极、MP4管和MP2管的漏极相连，所构成的连接点记为节点SALATCH_P；所述MN6管的衬底接地；第7NMOS管，记为MN7，该MN7管的源极和所述节点SALATCH_P相连；该MN7管的栅极和所述节点SALATCH_N相连；该MN7管的衬底接地；第2NMOS管，记为MN2，该MN2管的源极和所述MN6管的漏极相连，该MN2管的衬底接地；第3NMOS管，记为MN3，该MN3管的源极和所述MN7管的漏极相连；该MN3管衬底接地；第本文档来自技高网...

【技术保护点】
带有扫描测试功能且基于条件预充结构的Ｄ触发器，其特征在于：所述的Ｄ触发器是上升沿触发的，该Ｄ触发器含有：第一级锁存器，包括：第１“或”逻辑电路，含有两个ＮＭＯＳ管，分别用（ＭＮ８）、（ＭＮ９）表示，该两个ＮＭＯＳ管的漏极相连 ，衬底相连后接地，该（ＭＮ８）管的栅极接输入数据信号Ｄ↓［ｂ］，源极接时钟信号ＣＬＫ；该（ＭＮ９）管的栅极和源极都接另一输入数据信号ＤＩ；第２“或”逻辑电路，含有两个ＮＭＯＳ管，分别记为（ＭＮ１０）、（ＭＮ１１），该（ＭＮ１０）管的 栅极接输入数据信号ＤＩ，源极接时钟信号ＣＬＫ；该（ＭＮ１１）管的栅极和漏极都接另一个输入数据信号Ｄ↓［ｂ］；第１ＰＭＯＳ管，记为（ＭＰ１），所述第１“或”逻辑电路中的时钟信号ＣＬＫ和输入数据信号ＤＩ组成“或”逻辑并经所述（ＭＮ９）管 的漏极和该（ＭＰ１）管的栅极相连；该（ＭＰ１）管的源极和衬底相连后接电源电压Ｖ↓［ＤＤ］；第２ＰＭＯＳ管，记为（ＭＰ２），所述第２“或”逻辑电路中的时钟信号ＣＬＫ和输入数据信号Ｄ↓［ｂ］组成“或”逻辑并经该（ＭＮ１１）管的漏极和所述 （ＭＰ２）管的栅极相连，而该（ＭＰ２）管的源极和衬底相连后接电源电压Ｖ↓［ＤＤ］；第３ＰＭＯＳ管，记为（ＭＰ３），该（ＭＰ３）管的源极和衬底相连后接电源电压Ｖ↓［ＤＤ］；第４ＰＭＯＳ管，记为（ＭＰ４），该（ＭＰ４）管的源极和 衬底相连后接电源电压Ｖ↓［ＤＤ］；第６ＮＭＯＳ管，记为（ＭＮ６），该（ＭＮ６）管的源极同时和所述（ＭＰ１）管和（ＭＰ３）管的漏极、（ＭＰ４）管的栅极相连，所述连接点记为节点ＳＡＬＡＴＣＨ＿Ｎ；所述（ＭＮ６）管的栅极同时和所述（ＭＰ３ ）管的栅极、（ＭＰ４）管和（ＭＰ２）管的漏极相连，所构成的连接点记为节点ＳＡＬＡＴＣＨ＿Ｐ；所述（ＭＮ６）管的衬底接地；第７ＮＭＯＳ管，记为（ＭＮ７），该（ＭＮ７）管的源极和所述节点ＳＡＬＡＴＣＨ＿Ｐ相连；该（ＭＮ７）管的栅极和所述 节点ＳＡＬＡＴＣＨ＿Ｎ相连；该（ＭＮ７）管的衬底接地；第２ＮＭＯＳ管，记为（ＭＮ２），该（ＭＮ２）管的源极和所述（ＭＮ６）管的漏极相连，该（ＭＮ２）管的衬底接地；第３ＮＭＯＳ管，记为（ＭＮ３），该（ＭＮ３）管的源极和所述（Ｍ Ｎ７）管的漏极相连；该ＭＮ３管衬底接地；第１反相器，记为（φ↓［１］），该反相器（φ↓［１］）的输入端和所述（ＭＮ２）管的栅极...

【技术特征摘要】

【专利技术属性】
技术研发人员：杨华中，高红莉，乔飞，汪蕙，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]