一种骨牌缓存器，包括运算电路、写入电路、反相器、维持电路以及输出逻辑电路。运算电路会预充第一节点，而当频率信号变为高电平时，其会运算以控制第一节点的一状态的一逻辑函数。在运算期间，若第一节点为低电平，则写入电路会将第二节点驱动为高电平，而若第一节点保持在高电平，则其会将第二节点驱动为低电平。该反相器会将第二节点反相，以控制第三节点的状态。当第三节点及该频率信号均为低电平时，维持电路会使第二节点保持在高电平，而当第三节点及第一节点均为高电平时，其会使第二节点保持在低电平。否则，该维持电路的高电平及低电平路径会不致能，包括在该写入电路改变状态的时候。因此，该写入电路不必克服一维持元件。
【技术实现步骤摘要】
本专利技术涉及动态逻辑电路与缓存器函数的领域，尤其涉及一种非反相骨牌(domino)缓存器，其可解决速度与大小为重要因子的复杂逻辑电路的输出暂存问题。
技术介绍
本申请要求了美国临时申请的优先权，其序号为60/553805，申请日为2004年3月17日；该申请被附入以作参考。本申请案优先权的申请也根据美国专利申请案号为11/023,145，申请日期为12/27/2004。本申请是下述美国专利申请的后续申请，该申请和本申请有共同的受让人和至少一个共同的专利技术人，该申请也被附入也作参考。 集成电路使用了大量的缓存器，尤其是那些具有同步管线结构的缓存器。暂存逻辑电路用来使装置与电路的输出维持一段时间，以使这些输出可被其它装置与电路所接收。在频率系统(例如管线化微处理器)中，缓存器用来闩锁(latch)给定管线法则电路的输出信号，且同时维持此输出一个频率周期的期间，以使得后法则电路中的输入电路在该给定管线法则电路正同时产生新输出时，可接收前一输出信号。在过去，于复杂的逻辑运算电路，诸如多重输入多任务器(muxes)、多位编码器等的前后，常利用缓存器来维持欲进入该运算电路(evaluationcircuits)的输入信号与自该运算电路输出的信号。一般来说，这些缓存器均具有关联设定时间及维持时间的要求，而这两种要求均可限制前法则电路中的运算电路。此外，缓存器还具有对应的数据-输出(data-to-output)的时间特性，其可限制后法则电路中的运算电路。典型缓存器的「速度」判定是根据其数据-输出的时间，即其设定时间加上频率-输出时间。在逻辑运算电路的前后使用传统缓存器电路会于管线系统中产生延迟，其累积的结果将导致操作速度明显减缓。更特别的是，在这些延迟中，显著的来源为从数据端对应至输出端的时间的需求，其需满足逻辑运算电路，以确保稳定的暂存输出。因此，本专利技术的目的在于如何减少这些延迟，以使每一法则电路中增加额外的时间，进而提升整个管线系统的速度。在此会并入作为参考的文件编号为CNTR.2200的称为「非反相骨牌缓存器」的公知及相关揭示可处理上述的问题。在此现有技术中，非反相骨牌缓存器是叙述为会将逻辑运算函数与其对应的缓存器结合，而可达到比不需对输出稳定度妥协下的传统方法的频率-输出时间为快。与传统非反相骨牌缓存器的较慢的转态回应相较，在此所揭示的非反相骨牌缓存器的输出信号的转态会响应于频率讯号的转态，而显示为非常快。然而，公知的非反相骨牌缓存器对于运算逻辑电路不会特别有弹性，其必须为N信道逻辑电路。再者，当在高漏电流或高噪声工艺(例如是90奈米(nm)的绝缘硅(silicon-on-insulator，简称SOI))中具体实施时，公知的非反相骨牌缓存器可能会产生漏电流效应。想要提出的是一种改善的骨牌缓存器，其能产生公知的非反相骨牌缓存器的所有优点，并且对于骨牌法则会更有弹性，并且可最佳地用于高漏电流或高噪声的环境中。
技术实现思路
根据本专利技术的一实施例的非反相骨牌缓存器，包括骨牌法则电路、写入法则电路、反相器、高电平及低电平维持路径、以及输出法则电路。该骨牌法则电路用以执行一骨牌法则，该骨牌法则基于至少一个输入数据信号及一频率信号，来运算逻辑函数。当该频率信号为低电平时，该骨牌法则会将预充节点预充为高电平，若其进行运算，则会将该预充节点拉到低电平，而若其无法运算，则会使该预充节点保持在高电平。若该预充节点变为低电平，则该写入法则电路会将第一初步输出节点拉到高电平，而若该预充节点保持在高电平，则其会将该第一初步输出节点拉到低电平。该反相器会将该第一初步输出节点反相，并且会产生第二初步输出节点。高电平维持路径当致能时，其会使该第一初步输出节点保持在高电平，而该低电平维持路径当致能时，其会使该第一初步输出节点保持在低电平。当该频率信号及该第二初步输出节点均为低电平时，该高电平维持路径会致能，否则其会不致能。当该第二初步输出节点及该预充节点均为高电平时，该低电平维持路径会致能，否则其会不致能。该输出法则电路用以执行一输出法则，该输出法则基于该预充节点及该第二初步输出节点的状态，来产生一输出信号。在不需对其输出的稳定度妥协之下，该非反相骨牌缓存器的频率至输出时间会比传统方法快速。并且进一步而言，该写入法则电路不必克服低电平或高电平维持路径，而将该第一初步输出节点驱动到相反状态。例如，当该频率信号变为高电平时，若该第一初步输出节点为高电平，并且该骨牌法则电路无法运算，则该写入法则电路会运行，而将该第一初步输出节点拉到低电平。在此情况中，因为该频率信号为高电平，而使该高电平维持路径不致能，所以该写入法则电路不必克服该高电平维持路径，而将该第一初步输出节点驱动到低电平。在一特定实施例中，该频率信号会驱动该高电平维持路径中的P信道元件的栅极，其中当该频率信号为高电平时，该P信道元件会关闭。并且进一步而言，此反相器会响应此该第一初步输出节点切换到低电平，而将该第二初步输出节点切换到高电平，而使该低电平维持路径致能，以在其余的周期期间，保持该第一初步输出节点及该第二初步输出节点的状态。另一方面，当该频率信号变为高电平且该骨牌法则电路进行运算时，若该第一初步输出节点为低电平，则该写入法则电路会运行，而将该第一初步输出节点拉到高电平。在此情况中，因为该预充节点会变为低电平，而使该低电平维持路径不致能，所以该写入法则电路不必克服该低电平维持路径，而将该第一初步输出节点驱动到高电平。在一特定实施例中，该预充节点会驱动该低电平维持路径中的N信道元件的栅极，其中当该预充节点为低电平时，该N信道元件会关闭。并且进一步而言，该反相器会响应该第一初步输出节点切换到高电平，而将该第二初步输出节点切换到低电平。在此情况中，当该频率信号为高电平时，该预充节点为低电平，其会使该第一初步输出节点保持在高电平。当该频率信号接着变为低电平时，低电平维持路径会致能，其在其余的周期期间，会保持该第一初步输出节点及该第二初步输出节点的状态。与另外需克服强维持元件的元件相较，该非反相骨牌法则电路可使用较小且较快的元件，而实施于高漏电流的环境的中。例如，该非反相骨牌法则电路可在不需对速度妥协且不需大元件之下，使用会产生高漏电流问题的缩小的90奈米硅绝缘体(silicon-on-insulator)工艺或任何其它缩小化工艺而集成化。该骨牌法则电路可以一P信道元件、一N信道元件及运算逻辑电路来实施。该P信道元件具有用以接收该频率信号的栅极，以及耦接于源极电压与该预充节点之间的漏极与源极。该N信道元件具有用以接收该频率信号的栅极、耦接至该预充节点的漏极、以及源极。该运算逻辑电路耦接于接地点与该N信道元件的源极之间。此配置使该运算逻辑电路能使用互补金氧半导体(CMOS)逻辑电路来实施。该写入法则电路包括一P信道元件，以及第一与第二N信道元件。该P信道元件具有耦接至该预充节点的栅极，以及耦接于源极电压与该第一初步输出节点之间的漏极与源极。第一N信道元件具有用以接收该频率信号的栅极、耦接至该第一初步输出节点的漏极、以及源极。第二N信道元件具有耦接至该预充节点的栅极、耦接至该第一N信道元件的源极的漏极、以及耦接至接地点的源极。在此配置的一实施例中，该高电平维持路径包括二个额外本文档来自技高网...
【技术保护点】
一种非反相骨牌缓存器，包括：一骨牌法则电路，用以执行一骨牌法则，该骨牌法则基于至少一个输入数据信号及一频率信号，来运算一逻辑函数，其中当该频率信号为低电平时，该骨牌法则会将一预充节点预充为高电平，若其进行运算，则会将该预充节点拉到低电平，而若其无法运算，则会使该预充节点保持在高电平；一写入法则电路，耦接至该骨牌法则电路以执行一写入法则，该写入法则并且会响应该频率信号，若该预充节点变为低电平，则其会将一第一初步输出节点拉到高电平，而若该预充节点保持在高电平，则其会将该第一初步输出节点拉到低电平；一反相器，具有耦接至该第一初步输出节点的一输入，以及耦接至一第二初步输出节点的一输出；一高电平维持路径，当致能时，其会使该第一初步输出节点保持在高电平，其中当该频率信号及该第二初步输出节点均为低电平时，该高电平维持路径会致能，否则其会不致能；一低电平维持路径，当致能时，其会使该第一初步输出节点保持在低电平，其中当该第二初步输出节点及该预充节点均为高电平时，该低电平维持路径会致能，否则其会不致能；以及一输出法则电路，用以执行一输出法则，该输出法则基于该预充节点及该第二初步输出节点的状态，来产生一输出信号。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：雷蒙伯特仁，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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