串联/分路开关及操作方法技术

一种集成电路开关，包括：　　　　至少两个信号端口，由信号路径耦接，该信号路径包括至少一个串联ＦＥＴ的沟道；　　　　分路路径，耦接到地，并包括分路ＦＥＴ的沟道；以及　　　　控制电压，施加到串联ＦＥＴ的栅极和分路ＦＥＴ的漏极／源极。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及一种开关器件，特别涉及一种在两个信号端口之间的串联/分路(shunt)FET开关。
技术介绍
传统的开关器件用来控制信号在其上传播的路径。基于晶体管的开关的一个示例由多个场效应晶体管(FET)组成。FET开关通常被认为是结合例如射频(RF)的高频信号传输而使用。通常，n-沟道FET开关处于导通(ON)状态(非常低的阻抗)，从而允许任意信号从FET的源极传递到漏极，直到施加到FET栅极的控制电压降到预定量以下为止。当移除控制电压时，FET切换到关断(OFF)状态(非常高的阻抗)，并防止任意信号从FET的源极传递到漏极。选择控制电压，使得FET的栅源电压的幅度Vgs升高到大于阈值“夹断(pinchoff)”电压的幅度Vp。FET开关的优点在于施加到FET栅极的控制电压引起非常小的电流，从而在执行切换功能时消耗很少的功率。例如，在两个或多个信号端口之间使用开关以便增大端口之间的隔离(isolation)的应用中，可以将开关和分路器组合。例如，图1示出了现有技术开关的串联-分路臂。所述臂包括如串联FET16所提供的在两个信号端口之间的串联路径。分路FET 24提供分路路径，以便在所述臂处于关断状态时增大两个信号端口之间的隔离。在关断状态，偏置串联FET 16的沟道，使得Vgs降到Vp以下，从而在由串联FET的结电容占支配地位的两个信号端口之间产生高阻抗。然而，利用V’将分路FET 24的Vgs偏置到大于|Vp|，从而产生到地的低阻抗路径。尽管串联FET 16在这两个信号端口之间单独提供了大量隔离，但是如分路FET所提供的、到地的低阻抗路径增强了隔离。由于对于OFF状态，串联FET的偏置电压V低于(VRF1-Vp)，而分路FET的偏置电压V’大于|Vp|，因此控制这些臂的等效逻辑状态彼此反相。因此，必须能够获得相反的逻辑状态，以便将这两个信号端口之间的路径从最小衰减切换为最大隔离。在串联-分路臂的导通状态中，串联FET 16的沟道被偏置为大于Vp，从而在这两个信号端口之间产生低阻抗。然而，分路FET 24的沟道被偏置为小于Vp，从而产生到地的高阻抗路径。利用这种等效逻辑状态或施加到开关上的偏置，通过减小信号端口之间的损耗、并使信号通过分路路径到地的耦合最小化来实现最小衰减。与关断状态类似，串联和分路FET要求相反的逻辑状态。图2公开了与图1相似、但具有多级配置的现有技术开关。图2的开关也要求用于适当偏置串联FET和分路FET的相反逻辑状态。用于这种现有技术开关的典型控制逻辑包括各种有源和无源部件。可以使用具有低阻抗的前馈电容器来改善FET的谐波抑制。通过改善谐波抑制，可以减小或消除信号失真和噪声干扰，并且可以显著提高FET结构的性能。在追求高隔离和功率管理(power handling)的设计中，经常采用前馈电容器。前馈电容器可以跨过FET的栅极和信号端口而耦接。
技术实现思路
本专利技术的一个特征是提供一种串联/分路开关，其不要求反相控制逻辑来控制开关的导通/关断状态。本专利技术的一个特征是提供一种由公共逻辑信号控制的串联/分路开关以及控制方法。本专利技术的一个特征是去除冗余的控制逻辑部件。本专利技术的一个特征是提供一种集成了前馈电容器以便受益于相关优点的串联/分路开关器件。本专利技术的一个特征是提供一种具有减小了的模具(die)尺寸的串联/分路开关。本专利技术的一个特征是提供一种较为廉价地制造的串联/分路开关。因此，本专利技术提供了一种开关，其具有在其间连接了至少一个串联FET的至少两个串联的信号端口、以及具有FET的分路路径，由此，控制电压被施加到串联FET的栅极和分路FET的漏极。在一个实施例中，所述开关包括控制信号输入；具有串联连接在第一端口和第二端口之间的电流路径的FET，该串联FET具有耦接到控制信号输入的控制电极或栅极；以及由FET提供的分路路径，该分路FET具有耦接到控制信号输入和串联FET栅极的漏极，由此，将单个控制信号经由控制信号输入施加到串联FET和分路FET，以便导通串联FET并同时关断分路FET，以及相反，以便关断串联FET并同时导通分路FET。本专利技术还提供一种用于切换的方法，包括以下步骤使用公共逻辑信号来控制串联布置中的开关和分路器二者。本专利技术还提供一种控制第一端口经由串联分路FET开关与第二端口的耦接的方法。该方法包括以下步骤利用单个控制信号，通过关断串联FET，将第一端口和第二端口隔离开。通过将栅源电压偏置到小于夹断电压来关断串联FET。在相同的周期期间，通过将栅源电压偏置到大于夹断电压来导通分路FET。该方法还包括以下步骤利用单个控制信号，通过导通串联FET来将第一端口耦接到第二端口。通过将栅源电压偏置到大于夹断电压来导通串联FET。在相同的周期期间，通过将栅源电压偏置到小于夹断电压来关断分路FET。附图说明当结合附图阅读时，在以下详细描述中，将会理解本专利技术的这些和其它方面及其优点，其中，用相同的附图标记来表示相同的部分，并且其中图1是现有技术的开关的串联/分路臂的示意图；图2是与图1相似但采用多栅极配置的现有技术开关的示意图；图3是根据本专利技术的开关的示意图；图4是根据本专利技术另一实施例的开关的示意图；图5是根据本专利技术另一实施例的开关的示意图；图6是根据本专利技术的、采用多栅极配置并使用前馈电容器的开关的示意图；以及图7是图6示出的电路的示意性表示，其示出在关断状态下串联FET的栅极-源极和栅极-漏极结电容。具体实施例方式图1公开了现有技术开关10，其具有经由串联FET 16耦接到第二信号端口14的第一信号端口12。串联FET 16包括漏极、源极和栅极。FET 16的源极经由串联电容器18耦接到第一端口12，并且漏极经由串联电容器20耦接到第二端口14。栅极经由电阻器22耦接到控制电压V。分路FET 24包括源极、漏极和栅极。分路FET 24的源极经由电容器26耦接到参考地(reference ground)。分路FET 24的漏极耦接到串联FET 16的漏极。分路FET 24的栅极经由电阻器28耦接到控制电压V’。图2与图1的现有技术开关10相似，但是采用了多栅极配置。具体地说，图2的开关10’还包括第二串联FET 30。第二串联FET 30包括漏极、源极和栅极。栅极经由电阻器32耦接到控制电压V。图3图示了本专利技术的第一实施例。以40总地表示的开关包括具有电流路径和控制电极的开关晶体管42。在所图示的实施例中，晶体管42是具有源极、漏极和栅极的串联FET 42。串联FET 42的源极通过信号路径51和电容器13耦接到第一信号端口12。串联FET 42的漏极通过隔离电容器(blockingcapacitor)21耦接到第二信号端口14。串联FET 42的栅极或控制电极经由电阻器44耦接到控制信号偏置电压V。分路晶体管46提供将开关晶体管42的栅极或控制电极耦接到到参考地的可开关(switchable)路径。分路FET 46包括漏极、源极和栅极。分路FET 46的漏极耦接到串联FET 42的栅极。分路FET 46的源极经由电容器48耦接到参考地。分路FET 46的栅极经由电阻器50耦接到参考地。在信号从端口12传送到端口14期间，或者反过来，将相对于地的电压Vhi置于信号路径51上本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：克里斯托弗·N·布林德尔，
申请(专利权)人：MACOM公司，
类型：发明
国别省市：